JPS62136064A - 電圧分割回路 - Google Patents
電圧分割回路Info
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- JPS62136064A JPS62136064A JP60277542A JP27754285A JPS62136064A JP S62136064 A JPS62136064 A JP S62136064A JP 60277542 A JP60277542 A JP 60277542A JP 27754285 A JP27754285 A JP 27754285A JP S62136064 A JPS62136064 A JP S62136064A
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- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
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- 230000004069 differentiation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路の電圧分割回路に関する。
従来、ＭＯ８集積回路において低濃度拡散を用いて抵抗
電圧分割回路を形成する場合、第５図に示す如くＮ型基
板１の表面に、抵抗体としてＰ 拡散層２１．２ｘ取シ
出し電極としてＰ拡散層３１〜３３を形成する。またＮ
型基板１はＮ＋拡散ｆｉ９４により電源ｖＤＤにバイア
スされる。第６図は第５図の電気的等価回路で、Ｒ１は
Ｆ’″層２１で形成される抵抗、Ｒ２はＰ″″層２鵞で
形成される抵抗である。
電圧分割回路を形成する場合、第５図に示す如くＮ型基
板１の表面に、抵抗体としてＰ 拡散層２１．２ｘ取シ
出し電極としてＰ拡散層３１〜３３を形成する。またＮ
型基板１はＮ＋拡散ｆｉ９４により電源ｖＤＤにバイア
スされる。第６図は第５図の電気的等価回路で、Ｒ１は
Ｆ’″層２１で形成される抵抗、Ｒ２はＰ″″層２鵞で
形成される抵抗である。
ここで電圧分割出力ｖｏ に、■ｆ）。／２を取シ出
す場合を例に説明する。この場合抵抗Ｒ１ｍＲ２を形成
しているＰ−１層２１．２！の幅は同じとする。もし抵
抗Ｒ１とＲ２の長さく図中１１１ｙＬ、）を同じにつく
った場合、Ｒ１とＲ２の抵抗比は、基板１と抵抗体（Ｐ
−層）の電位差が大きくなると、その抵抗体の抵抗値は
大きくなるというバックバイアス（Ｂａｃｋ Ｂｉａｓ
）効果により、Ｒｘ＜Ｒｘ となり、Ｖｏ 端子に
はＶＤｏ／２よ）高い電圧が出てくる。これをｖＤ／２
にするためには、パックバイアス効果を計算してｖ。
す場合を例に説明する。この場合抵抗Ｒ１ｍＲ２を形成
しているＰ−１層２１．２！の幅は同じとする。もし抵
抗Ｒ１とＲ２の長さく図中１１１ｙＬ、）を同じにつく
った場合、Ｒ１とＲ２の抵抗比は、基板１と抵抗体（Ｐ
−層）の電位差が大きくなると、その抵抗体の抵抗値は
大きくなるというバックバイアス（Ｂａｃｋ Ｂｉａｓ
）効果により、Ｒｘ＜Ｒｘ となり、Ｖｏ 端子に
はＶＤｏ／２よ）高い電圧が出てくる。これをｖＤ／２
にするためには、パックバイアス効果を計算してｖ。
の位置を決めるが、しかしそれも電源■ＤＤの電位艇変
わったり、ａ点やｂ点を他の電源につないだシした場合
、パックバイアス効果の影響も変わるため、ある一定の
電源電圧範囲でしか使用できないものであった。
わったり、ａ点やｂ点を他の電源につないだシした場合
、パックバイアス効果の影響も変わるため、ある一定の
電源電圧範囲でしか使用できないものであった。
本発明は上記実情に鑑みてなされたもので、抵抗電圧分
割回路においてパックバイアス効果の影響を少なく、ま
たは無意味化して、所望の電圧を取り出しやすくするこ
とができる電圧分割回路を提供しようとするものである
。
割回路においてパックバイアス効果の影響を少なく、ま
たは無意味化して、所望の電圧を取り出しやすくするこ
とができる電圧分割回路を提供しようとするものである
。
本発明は、それぞれの拡散抵抗領域の基板を任意の電位
にバイアスできるようにウェル頭載で形成し、所望の電
圧を取シ出しやすいように分割された抵抗頃域毎にウェ
ル領域を分割し、そのウェル領域に含まれる抵抗領域の
最も高いまた。は低いところの電位または任意の電位で
ウェル領域をバイアスするようにしたものである。
にバイアスできるようにウェル頭載で形成し、所望の電
圧を取シ出しやすいように分割された抵抗頃域毎にウェ
ル領域を分割し、そのウェル領域に含まれる抵抗領域の
最も高いまた。は低いところの電位または任意の電位で
ウェル領域をバイアスするようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の断面図であシ、Ｐ−抵抗を用いてｖＤｒ
ｙ／２を取り出す時の例、第２図は第１図の電気的等価
回路である。図中１１はＰ型基板、１２１，１２２はＮ
ウェル層、１３゜１４はＮ 層、１５は抵抗Ｒ１を得る
ためのＰ一層、１６は抵抗Ｒ１を得るためのｐ−１，１
７〜２０は取り出し電極としてのＰ＋拡散層である。
図は同実施例の断面図であシ、Ｐ−抵抗を用いてｖＤｒ
ｙ／２を取り出す時の例、第２図は第１図の電気的等価
回路である。図中１１はＰ型基板、１２１，１２２はＮ
ウェル層、１３゜１４はＮ 層、１５は抵抗Ｒ１を得る
ためのＰ一層、１６は抵抗Ｒ１を得るためのｐ−１，１
７〜２０は取り出し電極としてのＰ＋拡散層である。
ここでＮウェルｍｌ ２１はｖＤＤにバイアスされ、Ｎ
ウェルｒｔＩ１１２２はＶｏにバイアスされている。こ
の場合ＶＤＩｙ／２を取り出すためには、Ｐ一層の長さ
Ｌｌ ＝Ｌ、にすれば、Ｌ１部分とり。
ウェルｒｔＩ１１２２はＶｏにバイアスされている。こ
の場合ＶＤＩｙ／２を取り出すためには、Ｐ一層の長さ
Ｌｌ ＝Ｌ、にすれば、Ｌ１部分とり。
部分に加わるパックバイアス効果は同じになるため、抵
抗値としては共に同じ値だけ変化する。
抗値としては共に同じ値だけ変化する。
よってＲ，＝Ｒ２となシ、正確かつ簡単にＶ。
端子からｖＤＤ／２を得ることができる。また電源電圧
が広範囲にわたり変化しても、常にＶＤ Ｄ／２を出力
し続けるものである。 ゛第３図は本発明の応
用例で、取り出し電圧に多少の誤差が許される場合の例
でちる。いま電源ｖＤｏ＝１０■として２ｖの電圧を■
ｏ端子から得たい場合、ウェル層を５個とすればｖｏ端
子に２ｖ出すことができるが、すると多数のウェル層が
形成されて面積が大となってし瀘うため、ここではウェ
ル層を抵抗Ｒ１ｐ Ｒ，、Ｒｚ用の３個（Ｒ１＝Ｒｚ
＝Ｒｓ ）として抵抗Ｒ３の途中からｖｏ＝２ｖを得て
いる。また第３図では第２図の場合よシ多数に電圧分割
したため、抵抗両端電圧が低くなシ、その分パックバイ
アス効果の影響を少くできるものである。
が広範囲にわたり変化しても、常にＶＤ Ｄ／２を出力
し続けるものである。 ゛第３図は本発明の応
用例で、取り出し電圧に多少の誤差が許される場合の例
でちる。いま電源ｖＤｏ＝１０■として２ｖの電圧を■
ｏ端子から得たい場合、ウェル層を５個とすればｖｏ端
子に２ｖ出すことができるが、すると多数のウェル層が
形成されて面積が大となってし瀘うため、ここではウェ
ル層を抵抗Ｒ１ｐ Ｒ，、Ｒｚ用の３個（Ｒ１＝Ｒｚ
＝Ｒｓ ）として抵抗Ｒ３の途中からｖｏ＝２ｖを得て
いる。また第３図では第２図の場合よシ多数に電圧分割
したため、抵抗両端電圧が低くなシ、その分パックバイ
アス効果の影響を少くできるものである。
第４図は本発明の他の応用例で、ある電圧範囲を取シ出
し、その電圧範囲を細分化する場合に応用したものであ
る。ここで抵抗値はＲ１＝Ｒｓ）Ｒｚの関係とし、網分
化電圧を得る抵抗ｒｌ＝ｒ２・・・・・・＝ｒｎの関係
としている。この場合もウェル層のバイアスを直列抵抗
の分割電位としているため、パックバイアス効果による
誤差は少くできるものである。
し、その電圧範囲を細分化する場合に応用したものであ
る。ここで抵抗値はＲ１＝Ｒｓ）Ｒｚの関係とし、網分
化電圧を得る抵抗ｒｌ＝ｒ２・・・・・・＝ｒｎの関係
としている。この場合もウェル層のバイアスを直列抵抗
の分割電位としているため、パックバイアス効果による
誤差は少くできるものである。
なお本発明は実施例に限られず種々の応用が可能である
。例えば第４図の実施例において抵抗ｒ１〜ｒｎのウェ
ル層のバイアスは第４図における２点ｖＬ線のルートで
与えてもよい。またウェル層のバイアスの与え方は、そ
のウェル領域に含まれる抵抗領域の最も高い（抵抗をＰ
型層で形成する場合）または低い所の電位（抵抗をＮ型
層で形成する場合）または任意の電位（抵抗とウェル間
のバイアスが順方向にならないような電位）でウェル層
をバイアスするとよい。
。例えば第４図の実施例において抵抗ｒ１〜ｒｎのウェ
ル層のバイアスは第４図における２点ｖＬ線のルートで
与えてもよい。またウェル層のバイアスの与え方は、そ
のウェル領域に含まれる抵抗領域の最も高い（抵抗をＰ
型層で形成する場合）または低い所の電位（抵抗をＮ型
層で形成する場合）または任意の電位（抵抗とウェル間
のバイアスが順方向にならないような電位）でウェル層
をバイアスするとよい。
以上説明した如く本発明（・てよれば、各ウェル層間で
パックバイアス効果を同じようにできるため、正確かつ
簡単に所望の分割電位が得られる。また電源電圧が広範
囲にわたシ変化しても常に所望の電圧が得られる等の利
点を有した電圧分割回路が桿供できるものである。
パックバイアス効果を同じようにできるため、正確かつ
簡単に所望の分割電位が得られる。また電源電圧が広範
囲にわたシ変化しても常に所望の電圧が得られる等の利
点を有した電圧分割回路が桿供できるものである。
第１図は本発明の一実施例を示す断面図、第２図はその
電気的等価回路図、第３図、第４図は本発明の他の実施
例の回路図、第５図は従来の電圧分割回路部を示す断面
図、第６図は同電気的等価回路図である。 １１・・・Ｐ型基板、１２１．１２□・・・ＮウエノＩ
。 池、１３．１４・・・Ｎ 層、１５．１６・・・ｒ’−
：？ｉ％１７〜２０・・・Ｐ 層、Ｒ１＊Ｒ１・・・寛
圧分割抵抗。 出願人代理人 弁理士 鈴 江 武 彦第５図 第６図
電気的等価回路図、第３図、第４図は本発明の他の実施
例の回路図、第５図は従来の電圧分割回路部を示す断面
図、第６図は同電気的等価回路図である。 １１・・・Ｐ型基板、１２１．１２□・・・ＮウエノＩ
。 池、１３．１４・・・Ｎ 層、１５．１６・・・ｒ’−
：？ｉ％１７〜２０・・・Ｐ 層、Ｒ１＊Ｒ１・・・寛
圧分割抵抗。 出願人代理人 弁理士 鈴 江 武 彦第５図 第６図
Claims (2)
- （１）第１導電型半導体基板と、該基板に形成された複
数の第２導電型ウェル層と、これらウェル層にそれぞれ
設けられた第１導電型抵抗層と、これら抵抗層を直列に
接続する手段と、一定電位を前記ウェル層のバイアスと
する手段とを具備したことを特徴とする電圧分割回路。 - （２）前記一定電位は前記直列抵抗の分割電位であるこ
とを特徴とする特許請求の範囲第１項に記載の電圧分割
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277542A JPS62136064A (ja) | 1985-12-10 | 1985-12-10 | 電圧分割回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277542A JPS62136064A (ja) | 1985-12-10 | 1985-12-10 | 電圧分割回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62136064A true JPS62136064A (ja) | 1987-06-19 |
Family
ID=17584996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60277542A Pending JPS62136064A (ja) | 1985-12-10 | 1985-12-10 | 電圧分割回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136064A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204209A (ja) * | 1995-01-30 | 1996-08-09 | Hitachi Ltd | 半導体複合センサ |
| JP2006284979A (ja) * | 2005-04-01 | 2006-10-19 | Hitachi Displays Ltd | 表示装置 |
-
1985
- 1985-12-10 JP JP60277542A patent/JPS62136064A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204209A (ja) * | 1995-01-30 | 1996-08-09 | Hitachi Ltd | 半導体複合センサ |
| JP2006284979A (ja) * | 2005-04-01 | 2006-10-19 | Hitachi Displays Ltd | 表示装置 |
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