JPS6128257B2 - - Google Patents
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- JPS6128257B2 JPS6128257B2 JP53143877A JP14387778A JPS6128257B2 JP S6128257 B2 JPS6128257 B2 JP S6128257B2 JP 53143877 A JP53143877 A JP 53143877A JP 14387778 A JP14387778 A JP 14387778A JP S6128257 B2 JPS6128257 B2 JP S6128257B2
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- 239000004065 semiconductor Substances 0.000 claims 1
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- 238000009792 diffusion process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
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- 238000005094 computer simulation Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the master-slave type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はECL構造をもつマスタースレーブ
型フリツプフロツプからなる分周回路に関する。
型フリツプフロツプからなる分周回路に関する。
従来この種の分周回路は例えば第１図のように
構成されている。トランジスタQ4，Q11，Q7，
Q12でマスター・フリツプフロツプを、トランジ
スタQ16，Q22，Q17，Q23でスレーブ・フリツプ
フロツプを構成している。また、トランジスタ
Q8，Q9およびQ19，Q20はそのベースの入力状態
によつてマスタ・フリツプフロツプかスレーブ・
フリツプフロツプの状態を変化させている。最初
に、トランジスタQ8，Q19のベース電位が低く、
Q9，Q20のベース電位が高くなつたとき、電流源
用トランジスタQ10，Q21に流れる電流I1，I2は、
トランジスタQ6のベース電位がQ5のそれより高
く（ＶBQ6＞ＶBQ5）、かつトランジスタQ16のベー
ス電位がQ17のそれより高い（ＶBQ16＞ＶBQ17）
とした場合、I1がR6→Q6→Q9→Q10、I2がR10→
Q16→Q20→Q21と流れる。このため、トランジス
タQ11，Q12，Q22，Q23がそれぞれ構成するエミ
ツタホロアは、次の電流スイツチに備えてトラン
ジスタQ4，Q7，Q15，Q18の各ベース電位をＶBQ7
＞ＶBQ4，ＶBQ18＞ＶBQ15と設定する。そして、入
力状態が変つてトランジスタQ8，Q19のベース電
位がQ9，Q20のそれより高くなると、電流I1，I2
はそれぞれI1がR6→Q7→Q8→Q10、I2がR11→Q18
→Q19→Q21と流れる。以後、同様の動作を繰返
すことによつて、入力の変化に対して1/2分周さ
れた出力が得られる。この回路は、各トランジス
タが飽和領域に入らずに電流スイツチを行うた
め、非常に高い周波数まで分周可能であるという
特徴をもつ。
構成されている。トランジスタQ4，Q11，Q7，
Q12でマスター・フリツプフロツプを、トランジ
スタQ16，Q22，Q17，Q23でスレーブ・フリツプ
フロツプを構成している。また、トランジスタ
Q8，Q9およびQ19，Q20はそのベースの入力状態
によつてマスタ・フリツプフロツプかスレーブ・
フリツプフロツプの状態を変化させている。最初
に、トランジスタQ8，Q19のベース電位が低く、
Q9，Q20のベース電位が高くなつたとき、電流源
用トランジスタQ10，Q21に流れる電流I1，I2は、
トランジスタQ6のベース電位がQ5のそれより高
く（ＶBQ6＞ＶBQ5）、かつトランジスタQ16のベー
ス電位がQ17のそれより高い（ＶBQ16＞ＶBQ17）
とした場合、I1がR6→Q6→Q9→Q10、I2がR10→
Q16→Q20→Q21と流れる。このため、トランジス
タQ11，Q12，Q22，Q23がそれぞれ構成するエミ
ツタホロアは、次の電流スイツチに備えてトラン
ジスタQ4，Q7，Q15，Q18の各ベース電位をＶBQ7
＞ＶBQ4，ＶBQ18＞ＶBQ15と設定する。そして、入
力状態が変つてトランジスタQ8，Q19のベース電
位がQ9，Q20のそれより高くなると、電流I1，I2
はそれぞれI1がR6→Q7→Q8→Q10、I2がR11→Q18
→Q19→Q21と流れる。以後、同様の動作を繰返
すことによつて、入力の変化に対して1/2分周さ
れた出力が得られる。この回路は、各トランジス
タが飽和領域に入らずに電流スイツチを行うた
め、非常に高い周波数まで分周可能であるという
特徴をもつ。
しかしながら、第１図の分周回路は素子数が多
く、特にこの分周回路を多段接続したものを１チ
ツプに集積しようとすると、チツプ面積が大きい
ものとなる欠点がある。
く、特にこの分周回路を多段接続したものを１チ
ツプに集積しようとすると、チツプ面積が大きい
ものとなる欠点がある。
この発明は上記の点に鑑みてなされたもので、
原理的にECL構造のマスタースレーブ型フリツ
プフロツプを用いながら使用素子数を大幅に減ら
し、高集積化を可能とした分周回路を提供するも
のである。
原理的にECL構造のマスタースレーブ型フリツ
プフロツプを用いながら使用素子数を大幅に減ら
し、高集積化を可能とした分周回路を提供するも
のである。
この発明においては、第１図におけるトランジ
スタQ4とQ15、Q7とQ18、Q5とQ17、Q6とQ16の各
対をそれぞれダブルコレクタ形式の１個のトラン
ジスタで置換したことを骨子としている。これ
は、上記した各トランジスタ対ではベースが共通
接続され、かつエミツタが同じ電位変化を示すと
いう点に着目したものである。こうして、８個の
トランジスタをダブルコレクタ形式の４個のトラ
ンジスタで置換し、更にトランジスタQ8，Q9，
Q10および抵抗R7からなる電流スイツチ回路とト
ランジスタQ19，Q20，Q21よび抵抗R12からなる
電流スイツチ回路とを共用することで、使用素子
数が大幅に減少する。
スタQ4とQ15、Q7とQ18、Q5とQ17、Q6とQ16の各
対をそれぞれダブルコレクタ形式の１個のトラン
ジスタで置換したことを骨子としている。これ
は、上記した各トランジスタ対ではベースが共通
接続され、かつエミツタが同じ電位変化を示すと
いう点に着目したものである。こうして、８個の
トランジスタをダブルコレクタ形式の４個のトラ
ンジスタで置換し、更にトランジスタQ8，Q9，
Q10および抵抗R7からなる電流スイツチ回路とト
ランジスタQ19，Q20，Q21よび抵抗R12からなる
電流スイツチ回路とを共用することで、使用素子
数が大幅に減少する。
この発明の一実施例を第２図に示す。ベースを
信号入力端とする第１のトランジスタQ42、第２
のトランジスタQ43はエミツタを共通にトランジ
スタQ44、抵抗R29からなる電流源回路に接続して
電流スイツチ回路を構成している。第１のトラン
ジスタQ42のコレクタはダブルコレクタ形式の第
３、第４のトランジスタQ38，Q39のエミツタに
共通接続され、同様に第２のトランジスタQ43の
コレクタはダブルコレクタ形式の第５、第６のト
ランジスタQ40，Q41のエミツタに共通接続され
ている。第３、第５のトランジスタQ38，Q40の
第１コレクタａは共通に、トランジスタQ34，
Q35および抵抗R25からなる第１のエミツタホロア
のベースに接続され、この第１のエミツタホロア
のエミツタは第４のトランジスタQ39のベースに
接続されている。第４、第６のトランジスタ
Q39，Q41の第１コレクタａは共通に、トランジ
スタQ36，Q37および抵抗R26からなる第２のエミ
ツタホロアのベースに接続され、この第２のエミ
ツタホロアのエミツタは第３のトランジスタQ38
のベースに接続されている。第３、第６のトラン
ジスタQ38，Q41の第２コレクタｂは共通に、ト
ランジスタQ47，Q48および抵抗R33からなる第３
のエミツタホロアのベースに接続され、この第３
のエミツタホロアのエミツタは第５のトランジス
タQ40のベースに接続されている。第４、第５の
トランジスタQ39，Q40の第２コレクタｂは共通
に、トランジスタQ45，Q46および抵抗R32からな
る第４のエミツタホロアのベースに接続され、こ
の第４のエミツタホロアのエミツタは第６のトラ
ンジスタQ41のベースに接続されている。第３〜
第６のトランジスタQ38〜Q41の各コレクタは負
荷抵抗R27，R28，R30，R31を介して電源ＶCCに接
続されている。
信号入力端とする第１のトランジスタQ42、第２
のトランジスタQ43はエミツタを共通にトランジ
スタQ44、抵抗R29からなる電流源回路に接続して
電流スイツチ回路を構成している。第１のトラン
ジスタQ42のコレクタはダブルコレクタ形式の第
３、第４のトランジスタQ38，Q39のエミツタに
共通接続され、同様に第２のトランジスタQ43の
コレクタはダブルコレクタ形式の第５、第６のト
ランジスタQ40，Q41のエミツタに共通接続され
ている。第３、第５のトランジスタQ38，Q40の
第１コレクタａは共通に、トランジスタQ34，
Q35および抵抗R25からなる第１のエミツタホロア
のベースに接続され、この第１のエミツタホロア
のエミツタは第４のトランジスタQ39のベースに
接続されている。第４、第６のトランジスタ
Q39，Q41の第１コレクタａは共通に、トランジ
スタQ36，Q37および抵抗R26からなる第２のエミ
ツタホロアのベースに接続され、この第２のエミ
ツタホロアのエミツタは第３のトランジスタQ38
のベースに接続されている。第３、第６のトラン
ジスタQ38，Q41の第２コレクタｂは共通に、ト
ランジスタQ47，Q48および抵抗R33からなる第３
のエミツタホロアのベースに接続され、この第３
のエミツタホロアのエミツタは第５のトランジス
タQ40のベースに接続されている。第４、第５の
トランジスタQ39，Q40の第２コレクタｂは共通
に、トランジスタQ45，Q46および抵抗R32からな
る第４のエミツタホロアのベースに接続され、こ
の第４のエミツタホロアのエミツタは第６のトラ
ンジスタQ41のベースに接続されている。第３〜
第６のトランジスタQ38〜Q41の各コレクタは負
荷抵抗R27，R28，R30，R31を介して電源ＶCCに接
続されている。
この回路では、トランジスタQ38（第１コレク
タａ）−Q34−Q39（第１コレクタａ）−Q36の組合
せがマスター・フリツプフロツプを構成し、トラ
ンジスタQ40（第２コレクタｂ）−Q45−Q41（第
２コレクタｂ）−Q47の組合せがスレーブ・フリ
ツプフロツプを構成することになる。
タａ）−Q34−Q39（第１コレクタａ）−Q36の組合
せがマスター・フリツプフロツプを構成し、トラ
ンジスタQ40（第２コレクタｂ）−Q45−Q41（第
２コレクタｂ）−Q47の組合せがスレーブ・フリ
ツプフロツプを構成することになる。
なお、トランジスタQ31，Q32，Q33および抵抗
R21，R22，R23，R24からなる部分は電流源用トラ
ンジスタQ44のバイアス回路を構成している。ベ
ース・コレクタを共通接続したトランジスタ
Q31，Q32，Q35，Q37，Q46，Q48はダイオードと
して用いている。
R21，R22，R23，R24からなる部分は電流源用トラ
ンジスタQ44のバイアス回路を構成している。ベ
ース・コレクタを共通接続したトランジスタ
Q31，Q32，Q35，Q37，Q46，Q48はダイオードと
して用いている。
ダブルコレクタ形式の第３〜第６のトランジス
タQ38〜Q41は第３図のように構成される。１は
ｐ型Si基板で、この上に低不純物濃度のｎ型層２
をエピタキシヤル成長させ、表面から基板１に達
する深さに拡散形成されたp+型層６により分離
された領域表面部にｐ型ベース層４を拡散形成
し、このｐ型ベース層４の表面部にn+型エミツ
タ層５１，５２を拡散形成している。ｎ型層２と
ｐ型基板１の間には高不純物濃度の互いに離隔し
た第１、第２のn+型埋込み層３１，３２を設け
ている。第１、第２のn+型埋込み層３１，３２
はそれぞれ独立に表面から拡散形成されたn+型
層７１，７２を介して取出され、独立した第１、
第２のコレクタ端子電極９１，９２に接続され
る。ベース層４、エミツタ層５１および５２から
はそれぞれベース端子電極１０、エミツタ端子電
極１１が取出される。エミツタ層５１，５２は連
続していても互いに独立していてもよいが、独立
している場合にもエミツタ端子電極１１で共通に
接続される。８は酸化膜である。
タQ38〜Q41は第３図のように構成される。１は
ｐ型Si基板で、この上に低不純物濃度のｎ型層２
をエピタキシヤル成長させ、表面から基板１に達
する深さに拡散形成されたp+型層６により分離
された領域表面部にｐ型ベース層４を拡散形成
し、このｐ型ベース層４の表面部にn+型エミツ
タ層５１，５２を拡散形成している。ｎ型層２と
ｐ型基板１の間には高不純物濃度の互いに離隔し
た第１、第２のn+型埋込み層３１，３２を設け
ている。第１、第２のn+型埋込み層３１，３２
はそれぞれ独立に表面から拡散形成されたn+型
層７１，７２を介して取出され、独立した第１、
第２のコレクタ端子電極９１，９２に接続され
る。ベース層４、エミツタ層５１および５２から
はそれぞれベース端子電極１０、エミツタ端子電
極１１が取出される。エミツタ層５１，５２は連
続していても互いに独立していてもよいが、独立
している場合にもエミツタ端子電極１１で共通に
接続される。８は酸化膜である。
第１、第２のn+型埋込み層３１，３２は完全
には電気的に分離されず、ｎ型層２により接続さ
れている。従つてこのダブルコレクタ形式のトラ
ンジスタの近似的な等価回路を示せば第４図のよ
うにコレクタ端子間が抵抗ＲC、容量ＣCで結合さ
れた形になる。しかしながら、この抵抗ＲCが負
荷抵抗R27，R28，R30，R31に比べて十分大きけれ
ば、２つのコレクタ端子は互いに独立に機能す
る。ちなみに、ｎ型層２の比抵抗を２Ω−cmと
し、ベース層４の下端からのｎ型層２の厚みをＸ
＝3.5μｍ、第１、第２のn+型埋込み層３１，３
２間の距離をＹ＝20μｍ、第１、第２の埋込み層
３１，３２の幅（第３図の面に直交する方向）を
45μｍとすれば、第４図に示した抵抗ＲCは約2k
Ωである。また容量ＣCは1pF以下である。従つ
て、負荷抵抗R27，R28，R30，R31を例えば360Ω
とすれば、十分ダブルコレクタ・トランジスタと
して動作する。
には電気的に分離されず、ｎ型層２により接続さ
れている。従つてこのダブルコレクタ形式のトラ
ンジスタの近似的な等価回路を示せば第４図のよ
うにコレクタ端子間が抵抗ＲC、容量ＣCで結合さ
れた形になる。しかしながら、この抵抗ＲCが負
荷抵抗R27，R28，R30，R31に比べて十分大きけれ
ば、２つのコレクタ端子は互いに独立に機能す
る。ちなみに、ｎ型層２の比抵抗を２Ω−cmと
し、ベース層４の下端からのｎ型層２の厚みをＸ
＝3.5μｍ、第１、第２のn+型埋込み層３１，３
２間の距離をＹ＝20μｍ、第１、第２の埋込み層
３１，３２の幅（第３図の面に直交する方向）を
45μｍとすれば、第４図に示した抵抗ＲCは約2k
Ωである。また容量ＣCは1pF以下である。従つ
て、負荷抵抗R27，R28，R30，R31を例えば360Ω
とすれば、十分ダブルコレクタ・トランジスタと
して動作する。
このように構成された分周回路の動作は従来の
ものと基本的に異ならない。まず、第１のトラン
ジスタQ42のベース電位ＶBQ42が第２のトランジ
スタQ43のベース電位ＶBQ43より低いとき、第５
のトランジスタQ40のベース電位ＶBQ40が第６の
トランジスタQ41のベース電位ＶBQ41より低くし
た場合、電流路はR28→Q41（第１コレクタａ）→
Q43→Q44とR31→Q41（第２コレクタｂ）→Q43→
Q44となる。これにより、第１、第２のエミツタ
ホロアは第３、第４のトランジスタQ38，Q39に
対してそれぞれのベース電位ＶBQ38，ＶBQ39をＶB
Ｑ３８＜ＶBQ39と設定して次の電流スイツチにそなえ
る。そして、入力が変化してＶBQ42＞ＶBQ43とな
ると電流路はR28→Q39（第１コレクタａ）→Q42
→Q44とR30→Q39（第２コレクタｂ）→Q42→Q44
となる。以後同様の動作を繰返すことにより、入
力の変化に対して1/2分周された出力が第３、第
４のエミツタホロアから取出される。
ものと基本的に異ならない。まず、第１のトラン
ジスタQ42のベース電位ＶBQ42が第２のトランジ
スタQ43のベース電位ＶBQ43より低いとき、第５
のトランジスタQ40のベース電位ＶBQ40が第６の
トランジスタQ41のベース電位ＶBQ41より低くし
た場合、電流路はR28→Q41（第１コレクタａ）→
Q43→Q44とR31→Q41（第２コレクタｂ）→Q43→
Q44となる。これにより、第１、第２のエミツタ
ホロアは第３、第４のトランジスタQ38，Q39に
対してそれぞれのベース電位ＶBQ38，ＶBQ39をＶB
Ｑ３８＜ＶBQ39と設定して次の電流スイツチにそなえ
る。そして、入力が変化してＶBQ42＞ＶBQ43とな
ると電流路はR28→Q39（第１コレクタａ）→Q42
→Q44とR30→Q39（第２コレクタｂ）→Q42→Q44
となる。以後同様の動作を繰返すことにより、入
力の変化に対して1/2分周された出力が第３、第
４のエミツタホロアから取出される。
第４図の等価回路でＲC＝1.5kΩ、ＣC＝1pFと
し、負荷抵抗R27，R28，R30，R31を360Ωとして
実験した結果、最高動作周波数100MHzが得られ
た。
し、負荷抵抗R27，R28，R30，R31を360Ωとして
実験した結果、最高動作周波数100MHzが得られ
た。
第１図の従来回路と素子数を比較すると、バイ
アス回路および各エミツタホロアにレベルシフト
用ダイオードとして入れたトランジスタを除く基
本的なマスタースレーブ型フリツプフロツプ回路
部では、第１図の場合トランジスタ18個、抵抗10
個に対し、第２図ではトランジスタ11個、抵抗９
個となり、トランジスタ数で約40％の減少とな
る。
アス回路および各エミツタホロアにレベルシフト
用ダイオードとして入れたトランジスタを除く基
本的なマスタースレーブ型フリツプフロツプ回路
部では、第１図の場合トランジスタ18個、抵抗10
個に対し、第２図ではトランジスタ11個、抵抗９
個となり、トランジスタ数で約40％の減少とな
る。
さらに本発明のダブルコレクタトランジスタ構
成をもつ分周回路は従来回路（第１図）に比較し
て、より高速の動作が行える。これはトランジス
タのコレクタ・ベース間接合容量の減少によるも
のである。通常高速動作を必要とする回路に使用
されるトランジスタは、ベース抵抗が小さく、か
つコレクタ・ベース間接合容量が小さいものが望
ましい。なぜならこの２つのパラメータが小さい
ほど回路はより高速動作可能となるからである。
本発明のダブルコレクタトランジスタ構成（第３
図）とトランジスタを２個独立に形成した従来回
路の構成とを比較すると、ベース抵抗は両者とも
ほとんど変わりないが、コレクタ・ベース接合容
量は本発明のダブルコレクタトランジスタ構成の
方が減少する。すなわちトランジスタのコレク
タ・ベース間容量はＰ型ベース層の長さに比例
し、２個のトランジスタを独立に形成した構成に
おいては２倍のＰ型ベース層の長さを持つ（第３
図において距離ａ＋ｂに相当）のに対し、ダブル
コレクタ構成においては第３図から明らかのよう
に２個のトランジスタのベース層を一部共用した
形になるので（第３図において中央のベース電極
１０下のＰ型ベース層）Ｐ型ベース層の長さはｃ
となり、明らかに短くなるからである。
成をもつ分周回路は従来回路（第１図）に比較し
て、より高速の動作が行える。これはトランジス
タのコレクタ・ベース間接合容量の減少によるも
のである。通常高速動作を必要とする回路に使用
されるトランジスタは、ベース抵抗が小さく、か
つコレクタ・ベース間接合容量が小さいものが望
ましい。なぜならこの２つのパラメータが小さい
ほど回路はより高速動作可能となるからである。
本発明のダブルコレクタトランジスタ構成（第３
図）とトランジスタを２個独立に形成した従来回
路の構成とを比較すると、ベース抵抗は両者とも
ほとんど変わりないが、コレクタ・ベース接合容
量は本発明のダブルコレクタトランジスタ構成の
方が減少する。すなわちトランジスタのコレク
タ・ベース間容量はＰ型ベース層の長さに比例
し、２個のトランジスタを独立に形成した構成に
おいては２倍のＰ型ベース層の長さを持つ（第３
図において距離ａ＋ｂに相当）のに対し、ダブル
コレクタ構成においては第３図から明らかのよう
に２個のトランジスタのベース層を一部共用した
形になるので（第３図において中央のベース電極
１０下のＰ型ベース層）Ｐ型ベース層の長さはｃ
となり、明らかに短くなるからである。
計算機のシミユレーシヨンによつて本発明の第
２図の回路と、従来の第１図の回路の最高動作周
波数を比較してみると約10％の改善が行えること
がわかつた。また実際に作つたICによると従来
回路では1100MHzの周波数までしか動作しなか
つたのに対し、本発明の回路では1250MHzでの
動作が行えた。なおこのときの負荷抵抗は共に約
60Ωである。
２図の回路と、従来の第１図の回路の最高動作周
波数を比較してみると約10％の改善が行えること
がわかつた。また実際に作つたICによると従来
回路では1100MHzの周波数までしか動作しなか
つたのに対し、本発明の回路では1250MHzでの
動作が行えた。なおこのときの負荷抵抗は共に約
60Ωである。
以上のように、この発明によれば、ダブルコレ
クタ形式のトランジスタを用いることにより、
ECL構造のマスタースレーブ型フリツプフロツ
プを用いた分周回路の素子数を大幅に減らすこと
ができる。さらに従来回路に比較して、より高い
周波数の分周が可能となる。しかも、ダブルコレ
クタ形式のトランジスタは実施例で説明したよう
に、通常のトランジスタと基本的に同様の構造、
製造プロセスで、かつ通常のトランジスタよりわ
ずかに占有面積を大きくとるだけで作ることがで
きる。従つて多段接続した分周回路を従来より非
常に小さいチツプ面積に集積することが可能とな
る。
クタ形式のトランジスタを用いることにより、
ECL構造のマスタースレーブ型フリツプフロツ
プを用いた分周回路の素子数を大幅に減らすこと
ができる。さらに従来回路に比較して、より高い
周波数の分周が可能となる。しかも、ダブルコレ
クタ形式のトランジスタは実施例で説明したよう
に、通常のトランジスタと基本的に同様の構造、
製造プロセスで、かつ通常のトランジスタよりわ
ずかに占有面積を大きくとるだけで作ることがで
きる。従つて多段接続した分周回路を従来より非
常に小さいチツプ面積に集積することが可能とな
る。
第１図は従来の分周回路の一例を示す図、第２
図はこの発明に係る分周回路の一例を示す図、第
３図は第２図におけるダブルコレクタ形式のトラ
ンジスタの構造を示す図、第４図はその等価回路
図である。 Q42……第１のトランジスタ、Q43……第２の
トランジスタ、Q44……電流源用トランジスタ、
Q38……第３のトランジスタ（ダブルコレク
タ）、Q39……第４のトランジスタ（ダブルコレ
クタ）、Q40……第５のトランジスタ（ダブルコ
レクタ）、Q41……第６のトランジスタ（ダブル
コレクタ）、Q34……第１のエミツタホロア・ト
ランジスタ、Q36……第２のエミツタホロア・ト
ランジスタ、Q47……第３のエミツタホロア・ト
ランジスタ、Q45……第４のエミツタホロア・ト
ランジスタ、R27，R28，R30，R31……負荷抵抗、
１……ｐ型Si基板、２……ｎ型層、３１……第１
のn+型埋込み層、３２……第２のn+型埋込み
層、４……ｐ型ベース層、５１，５２……n+型
エミツタ層、９１……第１のコレクタ端子電
極、、９２……第２のコレクタ端子電極、１０…
…ベース端子電極、１１……エミツタ端子電極。
図はこの発明に係る分周回路の一例を示す図、第
３図は第２図におけるダブルコレクタ形式のトラ
ンジスタの構造を示す図、第４図はその等価回路
図である。 Q42……第１のトランジスタ、Q43……第２の
トランジスタ、Q44……電流源用トランジスタ、
Q38……第３のトランジスタ（ダブルコレク
タ）、Q39……第４のトランジスタ（ダブルコレ
クタ）、Q40……第５のトランジスタ（ダブルコ
レクタ）、Q41……第６のトランジスタ（ダブル
コレクタ）、Q34……第１のエミツタホロア・ト
ランジスタ、Q36……第２のエミツタホロア・ト
ランジスタ、Q47……第３のエミツタホロア・ト
ランジスタ、Q45……第４のエミツタホロア・ト
ランジスタ、R27，R28，R30，R31……負荷抵抗、
１……ｐ型Si基板、２……ｎ型層、３１……第１
のn+型埋込み層、３２……第２のn+型埋込み
層、４……ｐ型ベース層、５１，５２……n+型
エミツタ層、９１……第１のコレクタ端子電
極、、９２……第２のコレクタ端子電極、１０…
…ベース端子電極、１１……エミツタ端子電極。
Claims (1)
- １ ベースを信号入力端とする第１、第２のトラ
ンジスタのエミツタを共通に電流源回路に接続
し、前記第１のトランジスタのコレクタをダブル
コレクタ形式の第３、第４のトランジスタのエミ
ツタに共通接続し、前記第２のトランジスタのコ
レクタをダブルコレクタ形式の第５、第６のトラ
ンジスタのエミツタに共通接続し、前記第３、第
５のトランジスタの第１コレクタを共通に前記第
４のトランジスタのベースに接続し、前記第４、
第６のトランジスタの第１コレクタを共通に前記
第３のトランジスタのベースに接続し、前記第
３、第６のトランジスタの第２コレクタを共通に
前記第５のトランジスタのベースに接続し、前記
第４、第５のトランジスタの第２コレクタを共通
に前記第６のトランジスタのベースに接続し、前
記第３〜第６のトランジスタのコレクタをそれぞ
れ負荷抵抗を介して電源に接続して構成され、か
つ前記第３〜第６のトランジスタは、半導体基板
とこの上に設けられた逆導電型の低不純物濃度層
との間に、基板と逆導電型で高不純物濃度の互い
に離隔した第１、第２の埋込み層を有し、前記低
不純物濃度層表面部にベース層を設け、このベー
ス層表面部にエミツタ層を設け、前記第１、第２
の埋込み層からそれぞれ前記第１、第２コレクタ
端子を取出して構成されたことを特徴とする分周
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14387778A JPS5570133A (en) | 1978-11-21 | 1978-11-21 | Divider circuit |
| DE2946192A DE2946192C2 (de) | 1978-11-21 | 1979-11-15 | Frequenzteiler |
| US06/094,987 US4315165A (en) | 1978-11-21 | 1979-11-16 | Frequency divider |
| GB7939978A GB2036495B (en) | 1978-11-21 | 1979-11-19 | Frequency divider |
| CA340,262A CA1132203A (en) | 1978-11-21 | 1979-11-21 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14387778A JPS5570133A (en) | 1978-11-21 | 1978-11-21 | Divider circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5570133A JPS5570133A (en) | 1980-05-27 |
| JPS6128257B2 true JPS6128257B2 (ja) | 1986-06-30 |
Family
ID=15349079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14387778A Granted JPS5570133A (en) | 1978-11-21 | 1978-11-21 | Divider circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4315165A (ja) |
| JP (1) | JPS5570133A (ja) |
| CA (1) | CA1132203A (ja) |
| DE (1) | DE2946192C2 (ja) |
| GB (1) | GB2036495B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3141790A1 (de) * | 1981-10-21 | 1983-04-28 | Siemens AG, 1000 Berlin und 8000 München | Integrierbare frequenzteilerschaltung |
| GB2154770B (en) * | 1984-02-24 | 1987-01-28 | Philips Nv | Frequency divider |
| JPH05335937A (ja) * | 1992-05-28 | 1993-12-17 | Mitsubishi Electric Corp | 周波数分周回路 |
| US7379723B2 (en) * | 2004-07-29 | 2008-05-27 | Silicon Laboratories Inc. | Local oscillator and mixer for transceiver |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3029352A (en) * | 1957-10-24 | 1962-04-10 | Potter Instrument Co Inc | Transistorized counter decade |
| US3492553A (en) * | 1967-07-11 | 1970-01-27 | Heath Co | Multispeed drive system for a chart recorder |
| US3728561A (en) * | 1971-02-02 | 1973-04-17 | Motorola Inc | High speed master-slave flip-flop frequency divider |
| GB1494481A (en) * | 1973-12-21 | 1977-12-07 | Mullard Ltd | Electrical circuits comprising master/slave bistable arrangements |
| DE2418079B2 (de) * | 1974-04-13 | 1977-12-01 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaere frequenzteilerstufe |
| NL7407057A (ja) * | 1974-05-27 | 1974-09-25 | ||
| DE2455125C2 (de) * | 1974-11-21 | 1982-05-19 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Frequenzteilerstufe |
| JPS597245B2 (ja) * | 1975-12-01 | 1984-02-17 | 株式会社東芝 | ハンドウタイロンリカイロ |
| JPS5811134B2 (ja) * | 1976-12-14 | 1983-03-01 | 株式会社東芝 | 分周回路 |
-
1978
- 1978-11-21 JP JP14387778A patent/JPS5570133A/ja active Granted
-
1979
- 1979-11-15 DE DE2946192A patent/DE2946192C2/de not_active Expired
- 1979-11-16 US US06/094,987 patent/US4315165A/en not_active Expired - Lifetime
- 1979-11-19 GB GB7939978A patent/GB2036495B/en not_active Expired
- 1979-11-21 CA CA340,262A patent/CA1132203A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2946192A1 (de) | 1980-05-22 |
| DE2946192C2 (de) | 1982-04-01 |
| GB2036495A (en) | 1980-06-25 |
| CA1132203A (en) | 1982-09-21 |
| GB2036495B (en) | 1983-07-20 |
| JPS5570133A (en) | 1980-05-27 |
| US4315165A (en) | 1982-02-09 |
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