JPH05335937A - 周波数分周回路 - Google Patents
周波数分周回路Info
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- JPH05335937A JPH05335937A JP4164232A JP16423292A JPH05335937A JP H05335937 A JPH05335937 A JP H05335937A JP 4164232 A JP4164232 A JP 4164232A JP 16423292 A JP16423292 A JP 16423292A JP H05335937 A JPH05335937 A JP H05335937A
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- JP
- Japan
- Prior art keywords
- input
- frequency
- circuit
- prescaler
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/02—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general by means of diodes
Landscapes
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 プリスケーラ等の周波数分周器の入力バッフ
ァにおける消費電力を増加させずに高域でのプリスケー
ラの最大入力感度レベルの低下を防ぎかつ最小入力レベ
ルの劣化を極力抑えて、プリスケーラの入力感度性能を
向上させる。 【構成】 周波数分周器の入力段が、上記分周段の動作
周波数帯域内の所定の周波数の範囲で、上記分周段に入
力される信号の電圧振幅を制限する振幅制限回路を備え
た構成とし、かつこの振幅制限回路をパッシィブな素子
で構成した。
ァにおける消費電力を増加させずに高域でのプリスケー
ラの最大入力感度レベルの低下を防ぎかつ最小入力レベ
ルの劣化を極力抑えて、プリスケーラの入力感度性能を
向上させる。 【構成】 周波数分周器の入力段が、上記分周段の動作
周波数帯域内の所定の周波数の範囲で、上記分周段に入
力される信号の電圧振幅を制限する振幅制限回路を備え
た構成とし、かつこの振幅制限回路をパッシィブな素子
で構成した。
Description
【０００１】
【産業上の利用分野】この発明は、周波数シンセサイザ
等に用いる周波数分周回路（ここでは特にプリスケー
ラ）の動作特性の改善に関するものである。
等に用いる周波数分周回路（ここでは特にプリスケー
ラ）の動作特性の改善に関するものである。
【０００２】
【従来の技術】周波数シンセサイザは、例えば、自動車
電話用無線機のような移動通信装置においては、その
受，送信ミキサに入力するローカル（局部発振）波の周
波数を種々に切り換え、チャネル切り換えを行なう役割
を担っている。
電話用無線機のような移動通信装置においては、その
受，送信ミキサに入力するローカル（局部発振）波の周
波数を種々に切り換え、チャネル切り換えを行なう役割
を担っている。
【０００３】また、プリスケーラは、上述のような周波
数シンセサイザを構成する際に、電圧制御発振器（ＶＣ
Ｏ）の発振周波数を通常ＣＭＯＳで構成されるプログラ
マブルカウンタ（可変分周器）が動作できる周波数まで
分周する前置の周波数分周器であり、入力信号を分周す
る内部論理回路と、ＶＣＯの出力信号を受け前述の内部
論理回路に対し入力信号を与える入力バッファ回路を有
する。
数シンセサイザを構成する際に、電圧制御発振器（ＶＣ
Ｏ）の発振周波数を通常ＣＭＯＳで構成されるプログラ
マブルカウンタ（可変分周器）が動作できる周波数まで
分周する前置の周波数分周器であり、入力信号を分周す
る内部論理回路と、ＶＣＯの出力信号を受け前述の内部
論理回路に対し入力信号を与える入力バッファ回路を有
する。
【０００４】図１０，図１１はそれぞれ従来のプリスケ
ーラに使用されている入力バッファ回路を示す図であ
り、図１０はパッシブな素子で回路を構成した場合、図
１１はアクティブな素子で回路を構成した場合を示す。
ーラに使用されている入力バッファ回路を示す図であ
り、図１０はパッシブな素子で回路を構成した場合、図
１１はアクティブな素子で回路を構成した場合を示す。
【０００５】図１０において、ダイオードＤa 〜Ｄe は
電源端子ＶＤＤと接地間に直列に接続され、抵抗Ｒa ，
及びＲb はダイオードＤc ，Ｄd 間に直列に接続され
る。抵抗Ｒc ，及びＲd は入力信号端子ＩＮと基準信号
端子ＩＮＢ間に直列に接続される。抵抗Ｒc と抵抗Ｒd
の接続点と抵抗Ｒa と抵抗Ｒb の接続点は相互に接続さ
れ、キャパシタＣb を介して接地されている。また、
Ｔ，／Ｔは出力信号端子である。
電源端子ＶＤＤと接地間に直列に接続され、抵抗Ｒa ，
及びＲb はダイオードＤc ，Ｄd 間に直列に接続され
る。抵抗Ｒc ，及びＲd は入力信号端子ＩＮと基準信号
端子ＩＮＢ間に直列に接続される。抵抗Ｒc と抵抗Ｒd
の接続点と抵抗Ｒa と抵抗Ｒb の接続点は相互に接続さ
れ、キャパシタＣb を介して接地されている。また、
Ｔ，／Ｔは出力信号端子である。
【０００６】また図１１において、ダイオードＤa 〜Ｄ
e は電源端子ＶＣＣと接地間に直列に接続され、抵抗Ｒ
a ，及びＲb はダイオードＤc ，Ｄd 間に直列に接続さ
れる。抵抗Ｒc ，及びＲd は入力信号端子ＩＮと基準信
号端子ＩＮＢ間に直列に接続される。抵抗Ｒc と抵抗Ｒ
d の接続点と抵抗Ｒa と抵抗Ｒb の接続点は相互に接続
され、キャパシタＣb を介して接地されている。また、
入力信号端子ＩＮはトランジスタＴｒ１のベースに接続
され、基準信号端子ＩＮＢはトランジスタＴｒ２のベー
スに接続される。トランジスタＴｒ１，Ｔｒ２のコレク
タはそれぞれ抵抗Ｒe ，抵抗Ｒf を介して電源端子ＶＣ
Ｃに接続され、トランジスタＴｒ１，Ｔｒ２のエミッタ
は共通接続され、トランジスタＴｒ３，及び抵抗Ｒg を
介して接地されている。抵抗Ｒe とトランジスタＴｒ１
のコレクタとの接続点はトランジスタＴｒ４のベースに
接続される。トランジスタＴｒ４のコレクタは電源端子
ＶＣＣに接続され、エミッタはダイオードＤf ，トラン
ジスタＴｒ５，及び抵抗Ｒh を介して接地されている。
抵抗Ｒf とトランジスタＴｒ２のコレクタとの接続点は
トランジスタＴｒ６のベースに接続される。トランジス
タＴｒ６のコレクタは電源端子ＶＣＣに接続され、エミ
ッタはダイオードＤg ，トランジスタＴｒ７，及び抵抗
Ｒi を定電流源バイアス端子ＶＣＳが接続される。この
入力バッファ回路では、ダイオードＤf とトランジスタ
Ｔｒ５のコレクタとの接続点，及びダイオードＤg とト
ランジスタＴｒ７のコレクタとの接続点がそれぞれ出力
Ｔ，及び／Ｔとなる。
e は電源端子ＶＣＣと接地間に直列に接続され、抵抗Ｒ
a ，及びＲb はダイオードＤc ，Ｄd 間に直列に接続さ
れる。抵抗Ｒc ，及びＲd は入力信号端子ＩＮと基準信
号端子ＩＮＢ間に直列に接続される。抵抗Ｒc と抵抗Ｒ
d の接続点と抵抗Ｒa と抵抗Ｒb の接続点は相互に接続
され、キャパシタＣb を介して接地されている。また、
入力信号端子ＩＮはトランジスタＴｒ１のベースに接続
され、基準信号端子ＩＮＢはトランジスタＴｒ２のベー
スに接続される。トランジスタＴｒ１，Ｔｒ２のコレク
タはそれぞれ抵抗Ｒe ，抵抗Ｒf を介して電源端子ＶＣ
Ｃに接続され、トランジスタＴｒ１，Ｔｒ２のエミッタ
は共通接続され、トランジスタＴｒ３，及び抵抗Ｒg を
介して接地されている。抵抗Ｒe とトランジスタＴｒ１
のコレクタとの接続点はトランジスタＴｒ４のベースに
接続される。トランジスタＴｒ４のコレクタは電源端子
ＶＣＣに接続され、エミッタはダイオードＤf ，トラン
ジスタＴｒ５，及び抵抗Ｒh を介して接地されている。
抵抗Ｒf とトランジスタＴｒ２のコレクタとの接続点は
トランジスタＴｒ６のベースに接続される。トランジス
タＴｒ６のコレクタは電源端子ＶＣＣに接続され、エミ
ッタはダイオードＤg ，トランジスタＴｒ７，及び抵抗
Ｒi を定電流源バイアス端子ＶＣＳが接続される。この
入力バッファ回路では、ダイオードＤf とトランジスタ
Ｔｒ５のコレクタとの接続点，及びダイオードＤg とト
ランジスタＴｒ７のコレクタとの接続点がそれぞれ出力
Ｔ，及び／Ｔとなる。
【０００７】これら図１０，図１１の入力バッファ回路
において、ダイオードＤa 〜Ｄe ，抵抗Ｒa 〜Ｒd ，及
びキャパシタＣb からなる回路はバイアス回路を構成し
ている。
において、ダイオードＤa 〜Ｄe ，抵抗Ｒa 〜Ｒd ，及
びキャパシタＣb からなる回路はバイアス回路を構成し
ている。
【０００８】図１２は図１０のタイプの入力バッファを
持つプリスケーラの入力感度特性図である。図１２にお
いて横軸は入力信号周波数、縦軸は入力信号電圧、曲線
ａ1−ａ2 −ａ3 は最大入力感度レベル、ｂ1 −ｂ2 ，
ｃ1 −ｃ2 は最小入力感度レベル、△ｆrun はプリスケ
ーラの自走発振周波数を示している。
持つプリスケーラの入力感度特性図である。図１２にお
いて横軸は入力信号周波数、縦軸は入力信号電圧、曲線
ａ1−ａ2 −ａ3 は最大入力感度レベル、ｂ1 −ｂ2 ，
ｃ1 −ｃ2 は最小入力感度レベル、△ｆrun はプリスケ
ーラの自走発振周波数を示している。
【０００９】プリスケーラは上述のように、広い電圧範
囲，周波数範囲で動作するＶＣＯの出力を可変分周器に
入力される前に分周するものであるので、広い入力電圧
範囲かつ広い周波数範囲での高速動作が要求される。
囲，周波数範囲で動作するＶＣＯの出力を可変分周器に
入力される前に分周するものであるので、広い入力電圧
範囲かつ広い周波数範囲での高速動作が要求される。
【００１０】また、プリスケーラは、シリコン（Ｓｉ）
ＩＣで構成される場合は分周動作を行なう内部論理回路
は通常、エミッタ結合型論理（ＥＣＬ）で構成され、ま
た、ヒ化ガリウム（ＧａＡｓ）ＩＣで構成される場合は
分周動作を行なう内部論理回路は通常、ソース結合型Ｆ
ＥＴ論理（ＳＣＦＬ）で構成されており、プリスケーラ
の入力バッファ回路は、その出力Ｔ，／Ｔが一方が内部
回路への入力となり他方がそのリファレンス（基準電
位）となる、または出力Ｔ，／Ｔが互いに逆相となるよ
うになっている。
ＩＣで構成される場合は分周動作を行なう内部論理回路
は通常、エミッタ結合型論理（ＥＣＬ）で構成され、ま
た、ヒ化ガリウム（ＧａＡｓ）ＩＣで構成される場合は
分周動作を行なう内部論理回路は通常、ソース結合型Ｆ
ＥＴ論理（ＳＣＦＬ）で構成されており、プリスケーラ
の入力バッファ回路は、その出力Ｔ，／Ｔが一方が内部
回路への入力となり他方がそのリファレンス（基準電
位）となる、または出力Ｔ，／Ｔが互いに逆相となるよ
うになっている。
【００１１】図１０，図１１の入力バッファはいずれ
も、通常、入力信号端子ＩＮには容量結合により信号を
入力し、他方の基準信号端子ＩＮＢは容量で交流的に接
地することによって上述の動作を実現している。図１０
の入力バッファと図１１の入力バッファの相違点は、図
１０の入力バッファでは入力信号で直接内部回路を駆動
するのに対して、図１１の入力バッファでは入力振幅を
抵抗Ｒe 、Ｒf における電圧変化に変換してこの振幅を
使ってトランジスタＴｒ4 ，Ｔｒ6 が内部回路を駆動す
るという点である。
も、通常、入力信号端子ＩＮには容量結合により信号を
入力し、他方の基準信号端子ＩＮＢは容量で交流的に接
地することによって上述の動作を実現している。図１０
の入力バッファと図１１の入力バッファの相違点は、図
１０の入力バッファでは入力信号で直接内部回路を駆動
するのに対して、図１１の入力バッファでは入力振幅を
抵抗Ｒe 、Ｒf における電圧変化に変換してこの振幅を
使ってトランジスタＴｒ4 ，Ｔｒ6 が内部回路を駆動す
るという点である。
【００１２】ところで、図１０のように入力信号で直接
内部回路を駆動する入力バッファを持つプリスケーラの
入力感度の動作周波数限界は、低域ではプリスケーラ自
身の自走発振によって、また高域では内部回路のゲート
遅延によって分周の誤動作が起こり制限され、図１２の
ような入力感度特性を示す。このとき最小入力感度レベ
ルは自走発振周波数ｆrun 近傍（ｂ2 、ｃ2 近傍）で最
も良く、最大入力感度レベルは高域においては曲線ａ2
−ａ3 のように周波数が高くなるほど低下する現象が生
じる。
内部回路を駆動する入力バッファを持つプリスケーラの
入力感度の動作周波数限界は、低域ではプリスケーラ自
身の自走発振によって、また高域では内部回路のゲート
遅延によって分周の誤動作が起こり制限され、図１２の
ような入力感度特性を示す。このとき最小入力感度レベ
ルは自走発振周波数ｆrun 近傍（ｂ2 、ｃ2 近傍）で最
も良く、最大入力感度レベルは高域においては曲線ａ2
−ａ3 のように周波数が高くなるほど低下する現象が生
じる。
【００１３】
【発明が解決しようとする課題】従来の、入力信号で直
接内部回路を駆動する（図１０のような入力バッファを
持つ）プリスケーラの入力感度特性は最大入力感度レベ
ルが高域で低下するという現象が見られ、通常プリスケ
ーラの入力感度性能はより広い周波数範囲においてどれ
だけ広い入力電圧レベルの信号を分周できるかによって
決定するので、この高域での最大入力感度レベルの低下
はプリスケーラの高域での入力感度性能の低下につなが
るという問題があった。
接内部回路を駆動する（図１０のような入力バッファを
持つ）プリスケーラの入力感度特性は最大入力感度レベ
ルが高域で低下するという現象が見られ、通常プリスケ
ーラの入力感度性能はより広い周波数範囲においてどれ
だけ広い入力電圧レベルの信号を分周できるかによって
決定するので、この高域での最大入力感度レベルの低下
はプリスケーラの高域での入力感度性能の低下につなが
るという問題があった。
【００１４】この問題点を解消するには、入力バッファ
で入力信号レベルを一定範囲に制限して内部回路を駆動
させればよいが、図１１のようなアクティブな素子を使
った入力バッファを設けると内部回路を入力バッファが
駆動しなければならないので、入力バッファ部における
消費電力が増加し、それは結局プリスケーラＩＣとして
の消費電力の増加につながるという問題点があった。
で入力信号レベルを一定範囲に制限して内部回路を駆動
させればよいが、図１１のようなアクティブな素子を使
った入力バッファを設けると内部回路を入力バッファが
駆動しなければならないので、入力バッファ部における
消費電力が増加し、それは結局プリスケーラＩＣとして
の消費電力の増加につながるという問題点があった。
【００１５】この発明は、上記のような問題点を解消す
るためになされたもので、入力バッファにおける消費電
力を増加させずに高域でのプリスケーラの最大入力感度
レベルの低下を防ぎかつ最小入力感度レベルの劣化を極
力抑えて、プリスケーラの入力感度性能を向上させるこ
とを目的としている。
るためになされたもので、入力バッファにおける消費電
力を増加させずに高域でのプリスケーラの最大入力感度
レベルの低下を防ぎかつ最小入力感度レベルの劣化を極
力抑えて、プリスケーラの入力感度性能を向上させるこ
とを目的としている。
【００１６】
【課題を解決するための手段】この発明に係る周波数分
周回路は、入力段に、分周段の動作周波数帯域内の所定
の周波数の範囲で、分周段に入力される信号の電圧振幅
を制限する振幅制限回路を備えたものである。
周回路は、入力段に、分周段の動作周波数帯域内の所定
の周波数の範囲で、分周段に入力される信号の電圧振幅
を制限する振幅制限回路を備えたものである。
【００１７】
【作用】この発明においては、入力段に、分周段の動作
周波数帯域内の所定の周波数の範囲で、分周段に入力さ
れる信号の電圧振幅を制限する振幅制限回路を備えた構
成としたから、分周回路の入力感度性能を向上できる。
周波数帯域内の所定の周波数の範囲で、分周段に入力さ
れる信号の電圧振幅を制限する振幅制限回路を備えた構
成としたから、分周回路の入力感度性能を向上できる。
【００１８】
【実施例】以下本発明の実施例を図について説明する。
図１は、本発明のフィルタ内蔵の入力バッファを持つプ
リスケーラの入力感度特性の代表的な例を示す図であ
り、図において、ａ1 −ａ2 −ａ4 を結ぶ実線は、本発
明による振幅制限手段を備えた入力バッファを持つプリ
スケーラの最大入力レベルを示し、ｂ1 −ｂ3 を結ぶ実
線，及びｄ1 −ｄ2 を結ぶ実線はそのときの最小入力感
度レベルを示す。また図において、ａ1 −ａ2 −ａ3 を
結ぶ線は従来の入力制限機能を持たないプリスケーラの
最大入力感度レベルを示し、ｂ1 −ｂ2 を結ぶ破線，及
びｃ1 −ｃ2 を結ぶ破線は従来の入力制限機能を持たな
いプリスケーラの最小入力感度レベルを示す。
図１は、本発明のフィルタ内蔵の入力バッファを持つプ
リスケーラの入力感度特性の代表的な例を示す図であ
り、図において、ａ1 −ａ2 −ａ4 を結ぶ実線は、本発
明による振幅制限手段を備えた入力バッファを持つプリ
スケーラの最大入力レベルを示し、ｂ1 −ｂ3 を結ぶ実
線，及びｄ1 −ｄ2 を結ぶ実線はそのときの最小入力感
度レベルを示す。また図において、ａ1 −ａ2 −ａ3 を
結ぶ線は従来の入力制限機能を持たないプリスケーラの
最大入力感度レベルを示し、ｂ1 −ｂ2 を結ぶ破線，及
びｃ1 −ｃ2 を結ぶ破線は従来の入力制限機能を持たな
いプリスケーラの最小入力感度レベルを示す。
【００１９】また、図２(a) ，(b) ，(c) は、図１のよ
うな入力感度特性を得るために必要な振幅制限手段の特
性、即ち、入力バッファに内蔵するフィルタの特性図の
例である。図２(a) は帯域消去特性、図２(b) ，(c) は
低域通過特性を示す。ただし、図中では入力電圧レベル
は１としている。
うな入力感度特性を得るために必要な振幅制限手段の特
性、即ち、入力バッファに内蔵するフィルタの特性図の
例である。図２(a) は帯域消去特性、図２(b) ，(c) は
低域通過特性を示す。ただし、図中では入力電圧レベル
は１としている。
【００２０】また、図３(a) ，(b) ，(c) は各々図２
(a) ，(b) ，(c) のような特性を持つフィルタを入力バ
ッファに内蔵したときのプリスケーラの入力感度特性図
である。図３(a) においてａ1 −ａ2 −ａ5 −ａ6 を結
ぶ実線は図２(a) の特性を有するフィルタ内蔵の入力バ
ッファを持つフィルタの最大入力感度レベルを示し、ｂ
1 −ｂ4 を結ぶ実線，及びｅ1 −ｅ2 を結ぶ実線はその
ときの最小入力感度レベルを示す。また、図３(b) にお
いてａ1 −ａ2 −ａ7 を結ぶ実線は図２(b) の特性を有
するフィルタ内蔵の入力バッファを持つプリスケーラの
最大入力感度レベルを示し、ｂ1 −ｂ4 を結ぶ実線，及
びｆ1 −ｆ2 を結ぶ実線はそのときの最小入力感度レベ
ルを示す。また、図３(c) においてａ1 −ａ2 −ａ7 を
結ぶ実線は図２(c) の特性を有するフィルタ内蔵の入力
バッファを持つプリスケーラの最大入力感度レベルを示
し、ｂ1 −ｂ4 を結ぶ実線，及びｇ1 −ｇ2 を結ぶ実線
はそのときの最小入力感度レベルを示している。
(a) ，(b) ，(c) のような特性を持つフィルタを入力バ
ッファに内蔵したときのプリスケーラの入力感度特性図
である。図３(a) においてａ1 −ａ2 −ａ5 −ａ6 を結
ぶ実線は図２(a) の特性を有するフィルタ内蔵の入力バ
ッファを持つフィルタの最大入力感度レベルを示し、ｂ
1 −ｂ4 を結ぶ実線，及びｅ1 −ｅ2 を結ぶ実線はその
ときの最小入力感度レベルを示す。また、図３(b) にお
いてａ1 −ａ2 −ａ7 を結ぶ実線は図２(b) の特性を有
するフィルタ内蔵の入力バッファを持つプリスケーラの
最大入力感度レベルを示し、ｂ1 −ｂ4 を結ぶ実線，及
びｆ1 −ｆ2 を結ぶ実線はそのときの最小入力感度レベ
ルを示す。また、図３(c) においてａ1 −ａ2 −ａ7 を
結ぶ実線は図２(c) の特性を有するフィルタ内蔵の入力
バッファを持つプリスケーラの最大入力感度レベルを示
し、ｂ1 −ｂ4 を結ぶ実線，及びｇ1 −ｇ2 を結ぶ実線
はそのときの最小入力感度レベルを示している。
【００２１】図２のフィルタの通過特性を後述の入力感
度特性に合わせた特性にすることにより高域での最大入
力感度レベルは向上し、また最小入力感度レベルは自走
発振周波数ｆrun 近傍、またはそれより高域において入
力信号の通過レベルを制限しているので低域での最小入
力感度レベルの劣化は最小になる。したがって、結果的
に図１の１で指し示す斜線の領域（あるいは図３(a) ，
(b) ，(c) の３ａ，３ｂ，３ｃで指し示す斜線の領域）
が広がり、幅広い帯域にわたって広い一定範囲の入力信
号レベルで動作できるようになり、プリスケーラＩＣと
しての入力感度性能が向上する。
度特性に合わせた特性にすることにより高域での最大入
力感度レベルは向上し、また最小入力感度レベルは自走
発振周波数ｆrun 近傍、またはそれより高域において入
力信号の通過レベルを制限しているので低域での最小入
力感度レベルの劣化は最小になる。したがって、結果的
に図１の１で指し示す斜線の領域（あるいは図３(a) ，
(b) ，(c) の３ａ，３ｂ，３ｃで指し示す斜線の領域）
が広がり、幅広い帯域にわたって広い一定範囲の入力信
号レベルで動作できるようになり、プリスケーラＩＣと
しての入力感度性能が向上する。
【００２２】以下に図２(a) ，(b) ，(c) のフィルタ特
性を持つ入力バッファ回路の具体例を示す。ただし、こ
こではＩＣ製造時におけるチップサイズの低減を図るた
めにインダクタを使用しないで抵抗とキャパシタによっ
てフィルタを構成した例について示す。
性を持つ入力バッファ回路の具体例を示す。ただし、こ
こではＩＣ製造時におけるチップサイズの低減を図るた
めにインダクタを使用しないで抵抗とキャパシタによっ
てフィルタを構成した例について示す。
【００２３】図４(a) は、本発明の第１の実施例による
周波数分周回路の入力バッファ回路の構成を示す図であ
り、本実施例は、入力バッファ回路に図２(a) の帯域消
去特性を持つフィルタを内蔵したものである。図４(a)
において、Ｒ1 ，Ｒ2 は抵抗、Ｃ1 ，Ｃ2 はキャパシタ
であり、これらＲ1 ，Ｒ2 ，Ｃ1 ，Ｃ2 は帯域消去フィ
ルタを構成している。
周波数分周回路の入力バッファ回路の構成を示す図であ
り、本実施例は、入力バッファ回路に図２(a) の帯域消
去特性を持つフィルタを内蔵したものである。図４(a)
において、Ｒ1 ，Ｒ2 は抵抗、Ｃ1 ，Ｃ2 はキャパシタ
であり、これらＲ1 ，Ｒ2 ，Ｃ1 ，Ｃ2 は帯域消去フィ
ルタを構成している。
【００２４】この帯域消去フィルタの中心周波数を自走
発振周波数ｆrun 近傍に設定し、かつピーク減衰量を低
く抑え、さらにプリスケーラの動作周波数帯を考慮する
ことにより、自走発振周波数ｆrun 近傍並びに高域での
入力信号レベルが制限されて内部回路に入るので、高域
での最大入力感度レベルが向上する。また最もプリスケ
ーラの入力感度の良い自走発振周波数ｆrun 近傍で入力
信号レベルの減衰量も最大となるため、最小入力感度レ
ベルの低下も最小で済む。これより、図３(a)のような
入力感度特性が得られる。
発振周波数ｆrun 近傍に設定し、かつピーク減衰量を低
く抑え、さらにプリスケーラの動作周波数帯を考慮する
ことにより、自走発振周波数ｆrun 近傍並びに高域での
入力信号レベルが制限されて内部回路に入るので、高域
での最大入力感度レベルが向上する。また最もプリスケ
ーラの入力感度の良い自走発振周波数ｆrun 近傍で入力
信号レベルの減衰量も最大となるため、最小入力感度レ
ベルの低下も最小で済む。これより、図３(a)のような
入力感度特性が得られる。
【００２５】次にこの図４(a) に用いる帯域消去フィル
タの抵抗Ｒ1 ，Ｒ2 、及びキャパシタＣ1 ，Ｃ2 の決定
方法について説明する。図４(b) は図４(a) に用いる帯
域消去フィルタのＡＣ等価回路を示す図である。キャパ
シタＣb はＡＣ的に接地させる。また、抵抗Ｒa ，Ｒb
，Ｒc ，Ｒd は他の抵抗に比して十分大きな抵抗であ
るので省略している。入力Ｖi と出力Ｖo の関係は複素
ベクトル表示で表すと
タの抵抗Ｒ1 ，Ｒ2 、及びキャパシタＣ1 ，Ｃ2 の決定
方法について説明する。図４(b) は図４(a) に用いる帯
域消去フィルタのＡＣ等価回路を示す図である。キャパ
シタＣb はＡＣ的に接地させる。また、抵抗Ｒa ，Ｒb
，Ｒc ，Ｒd は他の抵抗に比して十分大きな抵抗であ
るので省略している。入力Ｖi と出力Ｖo の関係は複素
ベクトル表示で表すと
【００２６】
【数１】
【００２７】となる。式(1) で、Ｖo が最も低下する周
波数ｆo は近似的に
波数ｆo は近似的に
【００２８】
【数２】
【００２９】で与えられる。ゆえに、入力周波数がｆo
のときの入出力特性は、
のときの入出力特性は、
【００３０】
【数３】
【００３１】となる。そこで、例えばプリスケーラのｆ
run 近傍での減衰を、Ｖo ／Ｖi ＝０．６程度で最も減
衰するように設定するには、式(2) のｆo がプリスケー
ラの自走発振周波数ｆrun と近似的に等しくなり、式
(3) のＶo ／Ｖi が０．６となるようにＲ1 ，Ｒ2 ，Ｃ
1 ，Ｃ2 を決定してやればよい（解は一通りではな
い）。このような指針に基づいて、実際の設計において
は、プロセス上の制約をも考慮して、回路シミュレーシ
ョンにより各定数値を最適値に決定する。
run 近傍での減衰を、Ｖo ／Ｖi ＝０．６程度で最も減
衰するように設定するには、式(2) のｆo がプリスケー
ラの自走発振周波数ｆrun と近似的に等しくなり、式
(3) のＶo ／Ｖi が０．６となるようにＲ1 ，Ｒ2 ，Ｃ
1 ，Ｃ2 を決定してやればよい（解は一通りではな
い）。このような指針に基づいて、実際の設計において
は、プロセス上の制約をも考慮して、回路シミュレーシ
ョンにより各定数値を最適値に決定する。
【００３２】図５(a) は本発明の第２の実施例による周
波数分周回路の入力バッファ回路の構成を示す図であ
り、本実施例は、入力バッファ回路に、図２(a) の帯域
消去特性を有するノッチフィルタを内蔵したものであ
る。図５(a) において、Ｒ1 〜Ｒ3 は抵抗、Ｃ1 〜Ｃ3
はキャパシタであり、これらＲ1 〜Ｒ3 ，及びＣ1 〜Ｃ
3はノッチフィルタを構成している。
波数分周回路の入力バッファ回路の構成を示す図であ
り、本実施例は、入力バッファ回路に、図２(a) の帯域
消去特性を有するノッチフィルタを内蔵したものであ
る。図５(a) において、Ｒ1 〜Ｒ3 は抵抗、Ｃ1 〜Ｃ3
はキャパシタであり、これらＲ1 〜Ｒ3 ，及びＣ1 〜Ｃ
3はノッチフィルタを構成している。
【００３３】このノッチフィルタの中心周波数を自走発
振周波数ｆrun 近傍に設定し、かつピーク減衰量を低く
抑え、さらにプリスケーラの動作周波数帯を考慮するこ
とにより、自走発振周波数ｆrun 近傍並びに高域での入
力信号レベルが制限されて内部回路に入るので、高域で
の最大入力感度レベルが向上する。また最もプリスケー
ラの入力感度の良い自走発振周波数ｆrun 近傍で入力信
号レベルの減衰量も最大となるため、最小入力感度レベ
ルの低下も最小で済む。これにより図４と同様に、図３
(a) のような入力感度特性が得られる。
振周波数ｆrun 近傍に設定し、かつピーク減衰量を低く
抑え、さらにプリスケーラの動作周波数帯を考慮するこ
とにより、自走発振周波数ｆrun 近傍並びに高域での入
力信号レベルが制限されて内部回路に入るので、高域で
の最大入力感度レベルが向上する。また最もプリスケー
ラの入力感度の良い自走発振周波数ｆrun 近傍で入力信
号レベルの減衰量も最大となるため、最小入力感度レベ
ルの低下も最小で済む。これにより図４と同様に、図３
(a) のような入力感度特性が得られる。
【００３４】次にこの図５(a) に用いるノッチフィルタ
の抵抗Ｒ1 ，Ｒ2 ，Ｒ3 、及びキャパシタＣ1 ，Ｃ2 ，
Ｃ3 の決定方法について説明する。図５(a) に用いるノ
ッチフィルタはツインＴ型回路とも呼ばれ、そのＡＣ等
価回路は図５(b) のようになる。図５(b) は図５(a) の
定数Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｃ1 ，Ｃ2 ，及びＣ3 をＲ1＝
Ｒ2 ＝Ｒ，Ｒ3 ＝Ｒ／２，Ｃ1 ＝Ｃ2 ＝Ｃ，Ｃ3 ＝２Ｃ
としたものである。また、キャパシタＣb はＡＣ的に接
地させ、抵抗Ｒa ，Ｒb ，Ｒc ，Ｒd は他の抵抗に比し
て十分大きな抵抗であるので省略している。このとき、
入出力特性は
の抵抗Ｒ1 ，Ｒ2 ，Ｒ3 、及びキャパシタＣ1 ，Ｃ2 ，
Ｃ3 の決定方法について説明する。図５(a) に用いるノ
ッチフィルタはツインＴ型回路とも呼ばれ、そのＡＣ等
価回路は図５(b) のようになる。図５(b) は図５(a) の
定数Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｃ1 ，Ｃ2 ，及びＣ3 をＲ1＝
Ｒ2 ＝Ｒ，Ｒ3 ＝Ｒ／２，Ｃ1 ＝Ｃ2 ＝Ｃ，Ｃ3 ＝２Ｃ
としたものである。また、キャパシタＣb はＡＣ的に接
地させ、抵抗Ｒa ，Ｒb ，Ｒc ，Ｒd は他の抵抗に比し
て十分大きな抵抗であるので省略している。このとき、
入出力特性は
【００３５】
【数４】 但し、ωo ＝１／ＣＲ
【００３６】のように表せる。式(4) で、ω＝ωo のと
きＶo ／Ｖi ＝０で出力Ｖo は０となる。ここで式(4)
でｆo ＝ωo ／２πをｆrun に設定すると、図５(c) の
ように入力周波数ｆo で出力Ｖo ＝０となり、あまりに
も減衰が効きすぎるので、各定数値を上述の関係、即ち
Ｒ1 ＝Ｒ2 ＝Ｒ，Ｒ3 ＝Ｒ／２，Ｃ1 ＝Ｃ2 ＝Ｃ，Ｃ3
＝２Ｃから少しずらすことにより、図２(a) のような特
性が得られるように調整する。具体的には、例えば、Ｒ
1 ，Ｒ2 ，及びＣ3 からなる低域通過フィルタの高域通
過性を広げるためにＣ3 を２Ｃより小さくする、Ｃ1 ，
Ｃ2 ，及びＲ3 からなる高域通過フィルタの低域通過性
を広げるためにＲ3 をＲ／２より大きくする、というよ
うに各定数値を決定する。このような指針に基づいて、
実際の設計においては、プロセス上の制約をも考慮し
て、回路シミュレーションにより各定数値を最適値に決
定する。
きＶo ／Ｖi ＝０で出力Ｖo は０となる。ここで式(4)
でｆo ＝ωo ／２πをｆrun に設定すると、図５(c) の
ように入力周波数ｆo で出力Ｖo ＝０となり、あまりに
も減衰が効きすぎるので、各定数値を上述の関係、即ち
Ｒ1 ＝Ｒ2 ＝Ｒ，Ｒ3 ＝Ｒ／２，Ｃ1 ＝Ｃ2 ＝Ｃ，Ｃ3
＝２Ｃから少しずらすことにより、図２(a) のような特
性が得られるように調整する。具体的には、例えば、Ｒ
1 ，Ｒ2 ，及びＣ3 からなる低域通過フィルタの高域通
過性を広げるためにＣ3 を２Ｃより小さくする、Ｃ1 ，
Ｃ2 ，及びＲ3 からなる高域通過フィルタの低域通過性
を広げるためにＲ3 をＲ／２より大きくする、というよ
うに各定数値を決定する。このような指針に基づいて、
実際の設計においては、プロセス上の制約をも考慮し
て、回路シミュレーションにより各定数値を最適値に決
定する。
【００３７】このような上記第１，第２の実施例では、
プリスケーラの入力バッファ部に図２(a) に示す帯域消
去特性を持つフィルタを内蔵した構成としたから、図３
(a)に示す入力感度特性を得ることができ、最大入力感
度レベルの低下を防ぐと共に最小入力感度レベルの劣化
を極力抑えるため、結果的に幅広い帯域において広い一
定範囲の入力信号レベルで動作するようになり、プリス
ケーラＩＣとしての入力感度性能が向上する。また、入
力バッファ部に内蔵するフィルタをパッシィブな素子で
構成しているので入力バッファ部における消費電力を増
加させずに済み、さらにこれを実現する具体的回路構成
としインダクタを使わない抵抗とキャパシタによる実現
法を提供しているので、チップサイズの増加を最小に抑
えることができＩＣ化に最適である。
プリスケーラの入力バッファ部に図２(a) に示す帯域消
去特性を持つフィルタを内蔵した構成としたから、図３
(a)に示す入力感度特性を得ることができ、最大入力感
度レベルの低下を防ぐと共に最小入力感度レベルの劣化
を極力抑えるため、結果的に幅広い帯域において広い一
定範囲の入力信号レベルで動作するようになり、プリス
ケーラＩＣとしての入力感度性能が向上する。また、入
力バッファ部に内蔵するフィルタをパッシィブな素子で
構成しているので入力バッファ部における消費電力を増
加させずに済み、さらにこれを実現する具体的回路構成
としインダクタを使わない抵抗とキャパシタによる実現
法を提供しているので、チップサイズの増加を最小に抑
えることができＩＣ化に最適である。
【００３８】図６は本発明の第３の実施例による周波数
分周回路の入力バッファ回路の構成を示す図であり、本
実施例は、入力バッファ回路に、図２(b) の低域通過特
性を有するラグリードフィルタを内蔵したものである。
図６において、Ｒ1 ，Ｒ2 は抵抗、Ｃ1 はキャパシタで
あり、これらＲ1 ，Ｒ2 ，Ｃ1 はラグリードフィルタを
構成している。
分周回路の入力バッファ回路の構成を示す図であり、本
実施例は、入力バッファ回路に、図２(b) の低域通過特
性を有するラグリードフィルタを内蔵したものである。
図６において、Ｒ1 ，Ｒ2 は抵抗、Ｃ1 はキャパシタで
あり、これらＲ1 ，Ｒ2 ，Ｃ1 はラグリードフィルタを
構成している。
【００３９】このラグリードフィルタの３ｄＢ遮断周波
数を自走発振周波数ｆrun 近傍に設定し、さらに例えば
周波数ｆ＝∞での減衰量２０log10 Ｒ1 ／（Ｒ1 ＋Ｒ2
）を３ｄＢ減衰より高めに設定し、さらにプリスケー
ラの動作周波数を考慮することにより、高域の減衰量を
２０log10 Ｒ1 ／（Ｒ1 ＋Ｒ2 ）〜３ｄＢに限定でき、
最大入力レベルの向上と共に最小入力感度レベルの劣化
を極力抑えることができる。これにより、図３(b) のよ
うな入力感度特性が得られる。
数を自走発振周波数ｆrun 近傍に設定し、さらに例えば
周波数ｆ＝∞での減衰量２０log10 Ｒ1 ／（Ｒ1 ＋Ｒ2
）を３ｄＢ減衰より高めに設定し、さらにプリスケー
ラの動作周波数を考慮することにより、高域の減衰量を
２０log10 Ｒ1 ／（Ｒ1 ＋Ｒ2 ）〜３ｄＢに限定でき、
最大入力レベルの向上と共に最小入力感度レベルの劣化
を極力抑えることができる。これにより、図３(b) のよ
うな入力感度特性が得られる。
【００４０】図３(b) では、図３(a) に比べて高域にお
ける入力振幅制限性が優れている分だけ最大入力感度レ
ベルが向上するが、逆に高域における最小入力感度のレ
ベルの劣化が少し大きくなる。
ける入力振幅制限性が優れている分だけ最大入力感度レ
ベルが向上するが、逆に高域における最小入力感度のレ
ベルの劣化が少し大きくなる。
【００４１】次にこの図６(a) に用いるラグリードフィ
ルタの抵抗Ｒ1 ，Ｒ2 、及びキャパシタＣ1 の決定方法
について説明する。フィルタのＡＣ等価回路は図６(b)
のようになる。キャパシタＣb はＡＣ的に接地させ、抵
抗Ｒa ，Ｒb ，Ｒc ，Ｒd は他の抵抗に比して十分大き
な抵抗であるので省略している。図６(b) の入出力特性
は
ルタの抵抗Ｒ1 ，Ｒ2 、及びキャパシタＣ1 の決定方法
について説明する。フィルタのＡＣ等価回路は図６(b)
のようになる。キャパシタＣb はＡＣ的に接地させ、抵
抗Ｒa ，Ｒb ，Ｒc ，Ｒd は他の抵抗に比して十分大き
な抵抗であるので省略している。図６(b) の入出力特性
は
【００４２】
【数５】
【００４３】で表される。Ｖo の振幅がＶi の振幅の１
／√２になる周波数をｆc とするとｆc は
／√２になる周波数をｆc とするとｆc は
【００４４】
【数６】
【００４５】となる。ただし、このときｆ→∞での式
(5) の値Ｒ2 ／（Ｒ1 ＋Ｒ2 ）は Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＜１／√２ …(7) とする。
(5) の値Ｒ2 ／（Ｒ1 ＋Ｒ2 ）は Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＜１／√２ …(7) とする。
【００４６】ここで、ｆc をｆrun 近傍もしくはｆrun
より低い周波数となるように、かつ式(7) を満足するよ
うにＲ1 ，Ｒ2 ，及びＣ1 の値を設定すれば、図２(b)
に示す特性が得られる。あるいは、式(5) の特性は図６
(c) のようになり、図中のコーナ周波数ｆ1 ，ｆ2 は
より低い周波数となるように、かつ式(7) を満足するよ
うにＲ1 ，Ｒ2 ，及びＣ1 の値を設定すれば、図２(b)
に示す特性が得られる。あるいは、式(5) の特性は図６
(c) のようになり、図中のコーナ周波数ｆ1 ，ｆ2 は
【００４７】
【数７】
【００４８】であるから、ｆ2 をｆrun 近傍に、ｆ1 を
それよりも低い周波数となるようにＲ1 ，Ｒ2 ，及びＣ
1 の値を設定することにより、同じく図２(b) に示す特
性が得られる。
それよりも低い周波数となるようにＲ1 ，Ｒ2 ，及びＣ
1 の値を設定することにより、同じく図２(b) に示す特
性が得られる。
【００４９】このような上記第３の実施例では、プリス
ケーラの入力バッファ部に図２(b)に示す低域通過特性
を持つフィルタを内蔵した構成としたから、図３(b) に
示す入力感度特性を得ることができ、上記第１，第２の
実施例と同様、最大入力感度レベルの低下を防ぐと共に
最小入力感度レベルの劣化を極力抑えるため、結果的に
幅広い帯域において広い一定範囲の入力信号レベルで動
作するようになり、プリスケーラＩＣとしての入力感度
性能が向上する。また、本実施例においても、入力バッ
ファ部に内蔵するフィルタをパッシィブな素子で構成し
ているので入力バッファ部における消費電力を増加させ
ずに済み、さらにこれを実現する具体的回路構成としイ
ンダクタを使わない抵抗とキャパシタによる実現法を提
供しているので、チップサイズの増加を最小に抑えるこ
とができＩＣ化に最適である。
ケーラの入力バッファ部に図２(b)に示す低域通過特性
を持つフィルタを内蔵した構成としたから、図３(b) に
示す入力感度特性を得ることができ、上記第１，第２の
実施例と同様、最大入力感度レベルの低下を防ぐと共に
最小入力感度レベルの劣化を極力抑えるため、結果的に
幅広い帯域において広い一定範囲の入力信号レベルで動
作するようになり、プリスケーラＩＣとしての入力感度
性能が向上する。また、本実施例においても、入力バッ
ファ部に内蔵するフィルタをパッシィブな素子で構成し
ているので入力バッファ部における消費電力を増加させ
ずに済み、さらにこれを実現する具体的回路構成としイ
ンダクタを使わない抵抗とキャパシタによる実現法を提
供しているので、チップサイズの増加を最小に抑えるこ
とができＩＣ化に最適である。
【００５０】図７(a) ，図８(a) は本発明の第４，第５
の実施例による周波数分周回路の入力バッファ回路の構
成を示す図であり、これら第４，第５の実施例はいずれ
も入力バッファ回路に、図２(c) の低域通過特性を有す
る、抵抗とキャパシタからなる定Ｋ型低域通過フィルタ
を内蔵したものである。図７(a) において、Ｒ1 ，Ｒ2
は抵抗、Ｃ1 はキャパシタであり、これらＲ1 ，Ｒ2 ，
Ｃ1 は低域通過フィルタを構成している。また図８(a)
において、Ｒ3 は抵抗、Ｃ2 はキャパシタであり、これ
らＲ3 ，Ｃ2 は低域通過フィルタを構成している。
の実施例による周波数分周回路の入力バッファ回路の構
成を示す図であり、これら第４，第５の実施例はいずれ
も入力バッファ回路に、図２(c) の低域通過特性を有す
る、抵抗とキャパシタからなる定Ｋ型低域通過フィルタ
を内蔵したものである。図７(a) において、Ｒ1 ，Ｒ2
は抵抗、Ｃ1 はキャパシタであり、これらＲ1 ，Ｒ2 ，
Ｃ1 は低域通過フィルタを構成している。また図８(a)
において、Ｒ3 は抵抗、Ｃ2 はキャパシタであり、これ
らＲ3 ，Ｃ2 は低域通過フィルタを構成している。
【００５１】この低域通過フィルタの３ｄＢ遮断周波数
を例えば、自走発振周波数ｆrun 近傍に設定し、さらに
プリスケーラの動作周波数帯を顧慮することにより、図
４〜６の場合より高域での最小入力感度レベルの劣化は
若干大きい程度で高域での最大入力感度の低下を防ぐこ
とができる。これより、おおよそ図３(c) のような入力
感度特性が得られる。図３(c) では、図３(b) に比べて
高域における入力振幅制限性がより厳しい分だけ逆に高
域における最小入力レベルの劣化がやや大きくなる。
を例えば、自走発振周波数ｆrun 近傍に設定し、さらに
プリスケーラの動作周波数帯を顧慮することにより、図
４〜６の場合より高域での最小入力感度レベルの劣化は
若干大きい程度で高域での最大入力感度の低下を防ぐこ
とができる。これより、おおよそ図３(c) のような入力
感度特性が得られる。図３(c) では、図３(b) に比べて
高域における入力振幅制限性がより厳しい分だけ逆に高
域における最小入力レベルの劣化がやや大きくなる。
【００５２】次に図７(a) の低域通過フィルタの抵抗Ｒ
1 ，Ｒ2 ，キャパシタＣ1 の定数値、及び図８(a) の低
域通過フィルタの抵抗Ｒ3 ，キャパシタＣ2 の定数値の
決定方法について説明する。
1 ，Ｒ2 ，キャパシタＣ1 の定数値、及び図８(a) の低
域通過フィルタの抵抗Ｒ3 ，キャパシタＣ2 の定数値の
決定方法について説明する。
【００５３】図７(a) ，図８(a) のフィルタのＡＣ等価
回路はそれぞれ図７(b) ，図８(b)のようになる。な
お、図７(b) においてＩＮＢのリファレンスは大きなキ
ャパシタによってＡＣ的に接地されている。ここで、図
７(b) の低域通過フィルタの３ｄＢ遮断周波数ｆc は
回路はそれぞれ図７(b) ，図８(b)のようになる。な
お、図７(b) においてＩＮＢのリファレンスは大きなキ
ャパシタによってＡＣ的に接地されている。ここで、図
７(b) の低域通過フィルタの３ｄＢ遮断周波数ｆc は
【００５４】
【数８】
【００５５】と表され、また図８(b) の低域通過フィル
タの３ｄＢ遮断周波数ｆc は
タの３ｄＢ遮断周波数ｆc は
【００５６】
【数９】
【００５７】と表される。従って、式(9) ，式(10)のｆ
c を大体ｆrun 近傍あるいはそれよりやや低い周波数と
なるようにＲ1 ，Ｒ2 ，Ｃ1 の定数値あるいはＲ3 ，Ｃ
2 の定数値を設定してやれば図２(c) に示すような特性
が得られる。
c を大体ｆrun 近傍あるいはそれよりやや低い周波数と
なるようにＲ1 ，Ｒ2 ，Ｃ1 の定数値あるいはＲ3 ，Ｃ
2 の定数値を設定してやれば図２(c) に示すような特性
が得られる。
【００５８】このような上記第４，第５の実施例では、
プリスケーラの入力バッファ部に図２(c) に示す低域通
過特性を持つフィルタを内蔵した構成としたから、図３
(c)に示す入力感度特性を得ることができ、上記第１〜
第３の実施例と同様、最大入力感度レベルの低下を防ぐ
と共に最小入力感度レベルの劣化を極力抑えるため、結
果的に幅広い帯域において広い一定範囲の入力信号レベ
ルで動作するようになり、プリスケーラＩＣとしての入
力感度性能が向上する。また、本実施例においても、入
力バッファ部に内蔵するフィルタをパッシィブな素子で
構成しているので入力バッファ部における消費電力を増
加させずに済み、さらにこれを実現する具体的回路構成
としインダクタを使わない抵抗とキャパシタによる実現
法を提供しているので、チップサイズの増加を最小に抑
えることができＩＣ化に最適である。
プリスケーラの入力バッファ部に図２(c) に示す低域通
過特性を持つフィルタを内蔵した構成としたから、図３
(c)に示す入力感度特性を得ることができ、上記第１〜
第３の実施例と同様、最大入力感度レベルの低下を防ぐ
と共に最小入力感度レベルの劣化を極力抑えるため、結
果的に幅広い帯域において広い一定範囲の入力信号レベ
ルで動作するようになり、プリスケーラＩＣとしての入
力感度性能が向上する。また、本実施例においても、入
力バッファ部に内蔵するフィルタをパッシィブな素子で
構成しているので入力バッファ部における消費電力を増
加させずに済み、さらにこれを実現する具体的回路構成
としインダクタを使わない抵抗とキャパシタによる実現
法を提供しているので、チップサイズの増加を最小に抑
えることができＩＣ化に最適である。
【００５９】図９は本発明の第６の実施例による周波数
分周回路の入力バッファ回路の構成を示す図であり、本
実施例は、入力バッファの振幅制限機能をフィルタでは
なくダイオードリミタで構成し、これを入力バッファに
内蔵したものである。図９において、Ｄ1 ，Ｄ2 はダイ
オードであり、これらＤ1 ，Ｄ2 によりダイオードリミ
タを構成している。このダイオードリミタの入力電圧振
幅制限機能により入力信号レベルが制限されて内部回路
に入力される。
分周回路の入力バッファ回路の構成を示す図であり、本
実施例は、入力バッファの振幅制限機能をフィルタでは
なくダイオードリミタで構成し、これを入力バッファに
内蔵したものである。図９において、Ｄ1 ，Ｄ2 はダイ
オードであり、これらＤ1 ，Ｄ2 によりダイオードリミ
タを構成している。このダイオードリミタの入力電圧振
幅制限機能により入力信号レベルが制限されて内部回路
に入力される。
【００６０】この場合、ダイオードの接合容量等の影響
により若干低域通過特性を示すが、基本的にプリスケー
ラの動作帯域において一定の振幅制限機能が働き、図３
(b)あるいは図３(c) のような入力感度特性を示す。
により若干低域通過特性を示すが、基本的にプリスケー
ラの動作帯域において一定の振幅制限機能が働き、図３
(b)あるいは図３(c) のような入力感度特性を示す。
【００６１】このような上記第６の実施例では、プリス
ケーラの入力バッファ部にダイオードリミタを内蔵した
構成としたから、図３(b) あるいは図３(c) に示す入力
感度特性を得ることができ、上記第１〜第５の実施例と
同様、最大入力感度レベルの低下を防ぐと共に最小入力
感度レベルの劣化を極力抑えるため、結果的に幅広い帯
域において広い一定範囲の入力信号レベルで動作するよ
うになり、プリスケーラＩＣとしての入力感度性能が向
上する。また、本実施例においては、振幅制限手段をダ
イオードリミタで構成しているので入力バッファ部にお
ける消費電力を増加させずに済み、チップサイズの増加
を最小に抑えることができＩＣ化に最適である。なお、
上記各実施例では、周波数分周回路がプリスケーラであ
るものについて説明したが、本発明の周波数分周回路は
これに限るものではない。
ケーラの入力バッファ部にダイオードリミタを内蔵した
構成としたから、図３(b) あるいは図３(c) に示す入力
感度特性を得ることができ、上記第１〜第５の実施例と
同様、最大入力感度レベルの低下を防ぐと共に最小入力
感度レベルの劣化を極力抑えるため、結果的に幅広い帯
域において広い一定範囲の入力信号レベルで動作するよ
うになり、プリスケーラＩＣとしての入力感度性能が向
上する。また、本実施例においては、振幅制限手段をダ
イオードリミタで構成しているので入力バッファ部にお
ける消費電力を増加させずに済み、チップサイズの増加
を最小に抑えることができＩＣ化に最適である。なお、
上記各実施例では、周波数分周回路がプリスケーラであ
るものについて説明したが、本発明の周波数分周回路は
これに限るものではない。
【００６２】
【発明の効果】以上のようにこの発明によれば、入力信
号が入力される入力段と、該入力段を介して入力される
上記入力信号を分周する分周段とを有する周波数分周回
路において、上記入力段が、上記分周段の動作周波数帯
域内の所定の周波数の範囲で、上記分周段に入力される
信号の電圧振幅を制限する振幅制限回路を備えた構成と
したので、分周回路の入力感度特性を向上できる効果が
ある。
号が入力される入力段と、該入力段を介して入力される
上記入力信号を分周する分周段とを有する周波数分周回
路において、上記入力段が、上記分周段の動作周波数帯
域内の所定の周波数の範囲で、上記分周段に入力される
信号の電圧振幅を制限する振幅制限回路を備えた構成と
したので、分周回路の入力感度特性を向上できる効果が
ある。
【図１】本発明の周波数分周回路の入力感度特性の代表
的な例を示す図である。
的な例を示す図である。
【図２】図１に示すような入力感度特性を得るために必
要なフィルタ特性を示す図である。
要なフィルタ特性を示す図である。
【図３】図２に示す各フィルタ特性を持つ入力バッファ
を持つプリスケーラの入力感度特性を示す図である。
を持つプリスケーラの入力感度特性を示す図である。
【図４】図２(a) の帯域消去特性を持つフィルタを内蔵
した入力バッファ回路の一例を示す図である。
した入力バッファ回路の一例を示す図である。
【図５】図２(a) の帯域消去特性を持つノッチフィルタ
を内蔵した入力バッファ回路の一例を示す図である。
を内蔵した入力バッファ回路の一例を示す図である。
【図６】図２(b) の低域通過特性を持つラグリードフィ
ルタを内蔵した入力バッファ回路の一例を示す図であ
る。
ルタを内蔵した入力バッファ回路の一例を示す図であ
る。
【図７】図２(c) の低域通過特性を持つ定Ｋ型低域通過
フィルタを内蔵した入力バッファ回路の一例を示す図で
ある。
フィルタを内蔵した入力バッファ回路の一例を示す図で
ある。
【図８】図２(c) の低域通過特性を持つ定Ｋ型低域通過
フィルタを内蔵した入力バッファ回路の他の例を示す図
である。
フィルタを内蔵した入力バッファ回路の他の例を示す図
である。
【図９】ダイオードリミタを内蔵した入力バッファ回路
の一例を示す図である。
の一例を示す図である。
【図１０】従来のプリスケーラの入力バッファ回路（パ
ッシブな素子で構成した場合）を示す図である。
ッシブな素子で構成した場合）を示す図である。
【図１１】従来のプリスケーラの入力バッファ回路（ア
クティブな素子で構成した場合）を示す図である。
クティブな素子で構成した場合）を示す図である。
【図１２】従来のパッシブな素子で入力バッファ回路を
構成した場合の入力感度特性を示す図である。
構成した場合の入力感度特性を示す図である。
Ｄa 〜Ｄg ダイオード Ｄ1 ，Ｄ2 ダイオード Ｒa 〜Ｒi 抵抗 Ｒ1 〜Ｒ3 フィルタ用抵抗 Ｃb バイアス用キャパシタ Ｃ1 〜Ｃ3 フィルタ用キャパシタ Ｔ，／Ｔ 出力信号端子 ＩＮ 入力信号端子 ＩＮＢ 基準信号端子 ＶＣＳ 定電流源バイアス端子 ＶＤＤ 電源端子 ＶＣＣ 電源端子 ａ1 −ａ2 −ａ4,ａ1 −ａ2 −ａ5 −ａ6,ａ1 −ａ2 −
ａ7 フィルタ内蔵の入力バッファを持つプリス
ケーラの最大入力感度レベル ｂ1 −ｂ3,ｄ1 −ｄ2,ｂ1 −ｂ4,ｅ1 −ｅ2,ｆ1 −ｆ3,
ｇ1 −ｇ2 フィルタ内蔵の入力バッファを持つプリス
ケーラの最小入力感度レベル ａ1 −ａ2 −ａ3 従来の入力制限機能を持たな
いプリスケーラの最大入力感度レベル ｂ1 −ｂ2,ｃ1 −ｃ2 従来の入力制限機能を持たな
いプリスケーラの最小入力感度レベル １，３ａ，３ｂ，３ｄ プリスケーラの入力感度性能
を示す領域
ａ7 フィルタ内蔵の入力バッファを持つプリス
ケーラの最大入力感度レベル ｂ1 −ｂ3,ｄ1 −ｄ2,ｂ1 −ｂ4,ｅ1 −ｅ2,ｆ1 −ｆ3,
ｇ1 −ｇ2 フィルタ内蔵の入力バッファを持つプリス
ケーラの最小入力感度レベル ａ1 −ａ2 −ａ3 従来の入力制限機能を持たな
いプリスケーラの最大入力感度レベル ｂ1 −ｂ2,ｃ1 −ｃ2 従来の入力制限機能を持たな
いプリスケーラの最小入力感度レベル １，３ａ，３ｂ，３ｄ プリスケーラの入力感度性能
を示す領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年８月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】図１２は図１０のタイプの入力バッファを
持つプリスケーラの入力感度特性図である。図１２にお
いて横軸は入力信号周波数、縦軸は入力信号振幅、曲線
ａ1−ａ2 −ａ3 は最大入力感度レベル、ｂ1 −ｂ2 ，
ｃ1 −ｃ2 は最小入力感度レベル、△ｆrun はプリスケ
ーラの自走発振周波数を示している。
持つプリスケーラの入力感度特性図である。図１２にお
いて横軸は入力信号周波数、縦軸は入力信号振幅、曲線
ａ1−ａ2 −ａ3 は最大入力感度レベル、ｂ1 −ｂ2 ，
ｃ1 −ｃ2 は最小入力感度レベル、△ｆrun はプリスケ
ーラの自走発振周波数を示している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】プリスケーラは上述のように、広い電圧範
囲，周波数範囲で動作するＶＣＯの出力を可変分周器に
入力される前に分周するものであるので、広範囲な入力
信号振幅かつ広い周波数範囲での高速動作が要求され
る。
囲，周波数範囲で動作するＶＣＯの出力を可変分周器に
入力される前に分周するものであるので、広範囲な入力
信号振幅かつ広い周波数範囲での高速動作が要求され
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【発明が解決しようとする課題】従来の、入力信号で直
接内部回路を駆動する（図１０のような入力バッファを
持つ）プリスケーラの入力感度特性は最大入力感度レベ
ルが高域で低下するという現象が見られ、通常プリスケ
ーラの入力感度性能はより広い周波数範囲においてどれ
だけ広範囲な入力信号振幅を分周できるかによって決定
するので、この高域での最大入力感度レベルの低下はプ
リスケーラの高域での入力感度性能の低下につながると
いう問題があった。
接内部回路を駆動する（図１０のような入力バッファを
持つ）プリスケーラの入力感度特性は最大入力感度レベ
ルが高域で低下するという現象が見られ、通常プリスケ
ーラの入力感度性能はより広い周波数範囲においてどれ
だけ広範囲な入力信号振幅を分周できるかによって決定
するので、この高域での最大入力感度レベルの低下はプ
リスケーラの高域での入力感度性能の低下につながると
いう問題があった。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
Claims (3)
- 【請求項１】 入力信号が入力される入力段と、該入力
段を介して入力される上記入力信号を分周する分周段と
を有する周波数分周回路において、 上記入力段が、上記分周段の動作周波数帯域内の所定の
周波数の範囲で、上記分周段に入力される信号の電圧振
幅を制限する振幅制限回路を備えたことを特徴とする周
波数分周回路。 - 【請求項２】 上記振幅制限回路がアナログフィルタで
構成されることを特徴とする請求項１記載の周波数分周
回路。 - 【請求項３】 上記振幅制限回路がダイオードリミタで
構成されることを特徴とする請求項１記載の周波数分周
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164232A JPH05335937A (ja) | 1992-05-28 | 1992-05-28 | 周波数分周回路 |
| FR9214777A FR2691859B1 (fr) | 1992-05-28 | 1992-12-08 | Circuit diviseur de fréquences. |
| GB9225753A GB2267791B (en) | 1992-05-28 | 1992-12-09 | Frequency divider |
| US07/987,700 US5729170A (en) | 1992-05-28 | 1992-12-09 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164232A JPH05335937A (ja) | 1992-05-28 | 1992-05-28 | 周波数分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335937A true JPH05335937A (ja) | 1993-12-17 |
Family
ID=15789187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4164232A Pending JPH05335937A (ja) | 1992-05-28 | 1992-05-28 | 周波数分周回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5729170A (ja) |
| JP (1) | JPH05335937A (ja) |
| FR (1) | FR2691859B1 (ja) |
| GB (1) | GB2267791B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016220068A (ja) * | 2015-05-21 | 2016-12-22 | 京セラ株式会社 | フィルタ一体型カプラおよびカプラモジュール |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6342521A (ja) * | 1986-08-08 | 1988-02-23 | Matsushita Electric Ind Co Ltd | 分周回路 |
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| JPH0425207A (ja) * | 1990-05-21 | 1992-01-29 | Matsushita Electric Ind Co Ltd | ミキサ集積回路及び半導体装置 |
| JP3125512B2 (ja) * | 1993-04-27 | 2001-01-22 | 石川島播磨重工業株式会社 | 紫外レーザ光の出力安定化方法及び紫外レーザ光発生装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB862426A (en) * | 1956-03-13 | 1961-03-08 | Philips Electrical Ind Ltd | Improvements in or relating to frequency transformation devices |
| DE1762627B2 (de) * | 1968-07-23 | 1971-02-18 | Verfahren zur ableitung der kanaltraegerfrequenz von 112 bis 156 khz fuer ein vormodulationstraegerfrequenzsystem | |
| JPS5570133A (en) * | 1978-11-21 | 1980-05-27 | Toshiba Corp | Divider circuit |
| US4438405A (en) * | 1980-08-12 | 1984-03-20 | Nippon Gijutsu Boeki Co., Ltd. | Frequency discriminating device |
| JPS59108356U (ja) * | 1983-01-11 | 1984-07-21 | アルプス電気株式会社 | プリスケーラの入力回路 |
| US4638180A (en) * | 1984-03-09 | 1987-01-20 | Matsushita Electric Industrial Co., Ltd. | Frequency divider circuits |
| US4749951A (en) * | 1984-06-13 | 1988-06-07 | Mitsubishi Denki Kabushiki Kaisha | Low-pass filter circuit with variable time constant |
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| US5028887A (en) * | 1989-08-31 | 1991-07-02 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer with hard limiter |
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| JP2611542B2 (ja) * | 1990-11-26 | 1997-05-21 | 三菱電機株式会社 | 可変分周回路 |
-
1992
- 1992-05-28 JP JP4164232A patent/JPH05335937A/ja active Pending
- 1992-12-08 FR FR9214777A patent/FR2691859B1/fr not_active Expired - Fee Related
- 1992-12-09 US US07/987,700 patent/US5729170A/en not_active Expired - Fee Related
- 1992-12-09 GB GB9225753A patent/GB2267791B/en not_active Expired - Fee Related
Patent Citations (4)
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| JP2016220068A (ja) * | 2015-05-21 | 2016-12-22 | 京セラ株式会社 | フィルタ一体型カプラおよびカプラモジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2691859A1 (fr) | 1993-12-03 |
| GB2267791A (en) | 1993-12-15 |
| GB2267791B (en) | 1996-06-19 |
| GB9225753D0 (en) | 1993-02-03 |
| US5729170A (en) | 1998-03-17 |
| FR2691859B1 (fr) | 1995-05-12 |
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