JPS6138618B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体集積回路装置（以下ICと称
す）に関し、主としてECL（Emiter Coupled
Logic）回路を含むものを対象とする。

ECL回路は非飽和型高速論理回路として一般
に知られている。かかるECL回路は第１図に示
すように例えばＶ_CC（GND）電源とＶ_EE（負電
位）電源を使用し、エミツタ結合型のnpnトラン
ジスタQ₁とQ₂、負荷抵抗Ｒ_C1，Ｒ_C2、定電流npn
トランジスタQ₃、及び電流制限抵抗Ｒ_Eからな
る。そして、トランジスタQ₂には基準電圧Ｖ_BB
を印加し、定電流トランジスタQ₃には定電圧Ｖ_C
Sを印加して駆動電流Ｉ_Eを流し、他のトランジス
タQ₁への入力Ｖ_ioの印加によつて出力高レベル
（GND）又は低レベル（Ｒ_Ｃ１／Ｒ_Ｅ・Ｉ_E）を発生させ
る ものとしている。

ところで、上記ECL回路をIC内に形成する場
合には通常第２図に示すレイアウトのように、ト
ランジスタQ₁，Q₂，Q₃、抵抗Ｒ_C1，Ｒ_C2，Ｒ_Eを
平面的に設け、それぞれを内部配線l₁〜l₅により
結線して構成することとしている。すなわち、ｐ
型半導体基板内に第１のＮ型領域１と、第２のＮ
型領域５、及び第３のＮ型領域１１を形成し、上
記第１の領域１内にトランジスタQ₁のベース領
域２とエミツタ領域３を形成し、また、第２の領
域５内にトランジスタQ₂のベース領域６とエミ
ツタ領域７を形成し、さらに、第３の領域１１内
にはトランジスタQ₃のベース領域１２とエミツ
タ領域１３を形成し、これらとは別にＰ型半導体
基板表面に設けられたＮ型領域内にＰ型領域９，
１０，１５を形成しそれぞれを抵抗Ｒ_C1，Ｒ_C2，
Ｒ_Eとするものであつた。

しかし、このレイアウト図から明らかなように
内部配線数がl₁〜l₅と多く、かつ占有面積が大き
くなるため、大規模集積回路（LSI）化する場合
に集積度及び信頼度の面で好ましいものではなか
つた。

したがつて、本発明の目的とするところは
ECL回路を含むICの集積度の向上及び信頼性の
向上を図ることにある。

上記目的を達成するための本発明の要旨は、相
互にエミツタが結合された第１と第２のトランジ
スタと、上記トランジスタにそれぞれ接続された
第１と第２の負荷抵抗と、上記結合エミツタ部と
電源端子間に設けられた第３のトランジスタとに
よつて構成された論理回路を含む半導体集積回路
装置において、第１導電型の半導体基板の表面及
び裏面に第２導電型の領域を形成し、上記表面に
形成された第２導電型領域を第１と第２の領域に
分離し、第１分離領域内に上記第１と第２の負荷
抵抗を形成し、第２分離領域内にはこの分離領域
を結合エミツタ部としてなる上記第１と第２のト
ランジスタを形成し、上記第１の分離領域と第１
導電型の半導体基板及び基板裏面に形成された第
２導電型領域とによつて上記第３のトランジスタ
を形成してなることを特徴とするものである。

以下実施例にそつて図面を参照し本発明を具体
的に説明する。

第３図は本発明の半導体集積回路装置の一実施
例を示す構造断面図である。

同図に示すように、Ｐ型半導体基板２０の裏面
にN⁺拡散層２１が形成され、半導体基板２０の
表面にはＮ型エピタキシヤル層が形成されてい
る。このＮ型エピタキシヤル層は、その表面から
基板２０に亘つて拡散工程により形成された３つ
のP⁺型アイソレーシヨン領域２５，２６，２
７，２８によつて分離されている。また、この図
面方向左側の分離領域２９と基板２０との境界に
は寄生効果防止用のP⁺埋込層２２が設けられて
おり、中央部の分離領域３０と基板２０の境界に
はトランジスタの能動抵値低下用のN⁺埋込層２
３が設けられており、図面方向右側の分離領域３
１と基板２０との境界には寄生効果防止用のP⁺
埋込層２４が設けられている。そして、左側分離
領域２９内にはP⁺拡散層３２，３３が形成され
ており、このうち拡散層３２を後述する電流制限
抵抗R₀とし、３３を負荷抵抗Ｒ_C1とする。さら
に、右側分離領域３１にはP⁺拡散層３６が形成
されておりこれを負荷抵抗Ｒ_C2として使用する。

さらにまた、中央部分離領域３０にはP⁺拡散
層３４，３５が形成され、このP⁺拡散層内にそ
れぞれN⁺拡散層３８，３９が形成されている。
本発明ではこのような中央部の構成において、上
記一方のN⁺拡散層３８をトランジスタQ₁のコレ
クタとし、他方のN⁺拡散層３９をトランジスタ
Q₂のコレクタとし、また、一方のP⁺拡散層３４
をトランジスタQ₁のベース領域とし、他方のP⁺
拡散層３５をトランジスタQ₂のベースとして使
用し、この中央部Ｎ型分離領域３０を両トランジ
スタQ₁，Q₂の共通エミツタ領域として使用し、
エミツタ結合用の配線を不要としている。

これに加えるに、本発明では上記Ｎ型中央部分
離領域３０とN⁺埋込層をコレタとし、その下部
に存するＰ型基板２０をベースとし、さらにその
下部に存するN⁺型拡散層２３をエミツタとして
なる縦型トランジスタを定電流トランジスタQ₃
とすることによつて占有面積の減少を図つている
のである。

なお、中央部分離領域３０内に形成されたN⁺
型拡散層４０は寄生効果防止用であり、また、左
側分離領域２９内に設けられたN⁺型拡散層４１
及び右側分離領域３１内に設けられたN⁺拡散層
４２は共に電極取出口である。さらに、左右分離
領域内に点線で示した拡散層４３，４４は後述す
るレベルシフト用トランジスタQ₄のエミツタで
ある。

而して、外部配線により、電源Ｖ_CC（GND）
を抵抗Roの領域３２、抵抗Ｒ_C1及びＲ_C2の領域３
３及び３６、左右分離領域２９及び３１に印加
し、負電源Ｖ_EEを定電流トランジスタQ₃のエミ
ツタ領域２１に印加し、基準電圧Ｖ_BBをトランジ
スタQ₂のベース領域３５に印加し、入力信号Ｖ_io
をトランジスタQ₁のベース領域３４に印加し、
抵抗Ｒ_C1の領域３３とトランジスタQ₁のコレク
タ領域３８との接続部から出力Ｖ_putを取り出
し、抵抗Ｒ_C2の領域３６とトランジスタQ₂のコ
レクタ領域３９の接続部から出力Ｖ_put２を取り
出すようにする。なお、レベルシフトトランジス
タQ₄のエミツタ４３，４４からはレベルシフト
出力Ｖ_EFを取り出すことができる。

以上のようにして、第５図に示すECL回路を
得ることができる。

第５図の回路において、従来のECL回路（第
１図に示したもの）と異なる点は次の部分であ
る。

第１は電流制限用抵抗を、電源端子Ｖ_CCとQ₃
のベース層２０との間に抵抗Roとして設けたこ
とである。これは、上述のように本発明では占有
面積の縮少化を図るために、基板２０をベースと
し、その底部のN⁺拡散層２１をエミツタとする
定電流トランジスタQ₃を構成したことにより、
従来の電流制限用抵抗Ｒ_Eを接続することが不可
能となつたことによる。したがつて、電源Ｖ_CCと
Q₂のベース２０（Ｖ_CS）との間に設けられた抵
抗Roが従来の電流制限用抵抗Ｒ_Eと同様な機能を
有するものとなる。すなわち、この抵抗Roの値
を調整することにより定電流トランジスタQ₃に
流れる電流Ioを適当な値に設定することがでかき
るものとなる。この結果、入力信号Vinがトラン
ジスタQ₂に印加される基準電圧VV_BBよりも低い
ときは電流IoはトランジスタQ₁には流れず、出
力Vout₁にはGNDレベル（Ｖ_OH）が得られる。ま
た、入力信号Vinが上記基準電圧Ｖ_BBよりも高い
時には電流Ｉ_O・Ｒ_C1レベル（Ｖ_OL）が得られ
る。なお、他方の出力Vout₂には上記と逆のレベ
ルが得られることは言うまでもない。よつて上記
回路がECL回路の動作となり得ることは明らか
である。

なお、上記第５図の回路に示したように出力
Vout₂（又はVout₁）にnpnトランジスタQ₄をエミ
ツタフオロア接続することによつて、飽和マージ
ンをもつて次段接続することができる。而して、
上記実施例のように出力Vout₁側にレベルシフト
トランジスタQ₄を設けた場合はそのエミツタ出
力Ｖ_EFからはOR論理出力が得られ、逆にVout₂側
に設けた場合にはNOR論理出力が得られる。

さらに、上記構成の回路によれば第５図に点線
で示すように寄生トランジスタＱ_A〜Ｑ_Cが生ずる
おそれがあるが、本発明では該当部分に寄生効果
防止用の領域を設けて上記不都合を除去してい
る。

すなわち、第３図の構造断面図及び第５図の回
路図を参照て説明すれば以下の通りである。先
ず、トランジスタQ₁のベース領域３４をエミツ
タ、エミツタ領域３０をベース、基板２０をコレ
クタとする寄生PNPトランジスタＱ_Aに対して
は、N⁺埋込層２３を設けることによつて寄生効
果を防止している。次にトランジスタQ₁のベー
ス領域３４をエミツタ、トランジスタQ₂のベー
ス領域３５をコレクタ、トランジスタQ₁，Q₂の
共通エミツタ領域３０をベースとする寄生ラテラ
ルPNPトランジスタＱ_Bに対しては、Q₁，Q₂のベ
ース３４，３５の間にN⁺拡散層４０を設けてこ
れに対処している。さらに、電源Ｖ_CCが印加され
らるＮ型領域２９又は３１をコレクタ、基板２０
をベース、基板底部のN⁺型拡散層２１をエミツ
タとする寄生NPNトランジスタＱ_Cに対してはP⁺
埋込層２２又は２４を設けてこれに対処してい
る。

本発明の実施例では上記の如く、基板を使用し
たNPNトランジスタによつて定電流トランジス
タQ₃を構成している。このため、このトランジ
スタのスイツチングスピードは落ちるが、ECL
回路の定電流トランジスタはスイツチング動作を
行わせる必要がないため不都合はない。また、電
流増幅率ｈ_FEも以下の理由によつて相当高く設計
することができる。すなわち、ｈ_FEは次式(1)によ
つて近似される。

ｈ_FE＝ρ_Ｂ・Ｌ_Ｐ／ρ_Ｅ・Ｘ_Ｂ＝Ｎ_Ｅ・Ｌ_Ｐ／Ｎ_Ｂ・
Ｘ_Ｂ……(1) （ここで、ρ_B：ベース比抵抗、ρ_E：エミツタ
比抵抗、Ｌ_P：ホールの走行距離、Ｘ_B：ベース
幅、Ｎ_E：エミツタ不純物濃度、Ｎ_B：ベース不純
物濃度である。） そして、通常のNPNトランジスタではＮ_B≒
10¹⁸cm^-3、Ｘ_B≒0.1μｍオーダーであるが、上記
構成の基板を用いたNPNトランジスタでは、Ｎ_B
≒10¹⁵Qcm^-3、Ｘ_B≒100μｍオーダーであるから
上記(1)式より高いｈ_FEを得ることができるものと
なる。したがつて、かかる構成のトランジスタを
用いても回路動作に悪影響を与えることはない。

第６図は上記第３図に示した装置の配置状況を
明らかにしたレイアウト図である。すなわち、Ｐ
型基板内に設けられたＮ型拡散層３０をトランジ
スタQ₁，Q₂の共通エミツタ領域とし、この内部
に設けられたP⁺型拡散層３４，３５をそれぞれ
トランジスタQ₁，Q₂の領域とし、さらにその内
部に設けられたＮ型拡散層３８，３９をそれぞれ
トランジスタQ₁，Q₂のコレクタタ領域とし、こ
れらの領域の両側に設けられたP⁺型拡散層３
２，３３，３６をそれぞれ抵抗Ｒ_p，Ｒ_C1，Ｒ_C2
の領域とし、トランジスタQ₁のコレクタ領域３
８と抵抗Ｒ_C1とを配線l₁によつて接続し、トラン
ジスタQ₂のコレクタ領域３９と抵抗Ｒ_C2とを配
線l₂によつて接続し、かつ抵抗Ｒ_C1，Ｒ_pには電源
Ｖ_CC印加用の配線l₃を施こす。実際にはトランジ
スタQ₁，Q₂の形成されている部分３０直下に定
電流トランジスタQ₃が形成されており、また、
上記それぞれの素子にはＶ_BB，入力信号Vin等が
印加され、さらに出力Vout₁，Vout₂取り出し用
の配線が設けられるものであるが、このレイアウ
ト図では従来のレイアウト図（第２図）に対応す
べき内部配線を主として示した。なお、図中N⁺
拡散層４０，４１は寄生効果防止用の領域を示す
ものである。

以上のレイアウウト図から明らかなように、第
２図に示した従来のレイアウト図においてはl₁〜
l₅の５本の内部配線が必要であつたのに対し、l₁
〜l₃の３本のみで足りるものとなる。さらに、定
電流トランジスタQ₅の占有面積を必要とせず、
かつトランジスタQ₁，Q₂のエミツタ領域３０を
共通としたことより全体の占有面積が極めて少な
くなる。

第４図は本発明の他の実施例を示すものであ
り、いわゆる酸化膜分離法を用いて構成したもの
である。すなわち、トランジスタQ₁，Q₂が形成
される領域と他の抵抗が形成される領域をナイト
ライド等からなる絶縁層５３，５５を用いて分離
し、かつ、トランジスタQ₁，Q₂の分離をも上記
ナイトライド等からなる絶縁層５４を用いて行つ
た。さらなに、寄生効果防止用の埋込み領域をナ
イトライド等からなる絶縁層５４を用いて行なつ
た。

かかる構成によれば、上記トランジスタQ₁，
Q₂を形成するに当りマスク合せ位置決めが容易
となり、かつ寸法精度が向上するから上記第３図
のものより更に占有面積を小さくできる。また、
絶縁層５１，５４，５２によつて寄生効果が生ず
るのを完全に防止できるものとなるから安定動作
が期待できる。

本発明は以上のように、集積度の向上を図るこ
とができるとともに、配線数が少なく、かつ、寄
生効果を生じさせないものであるから信頼性の向
上が図れるICとなる。

本発明はECL回路を含んだIC全てに広く利用
できる。

また、上記実施例における電源の極性及び導電
型を全て逆にしても全く同様の効果が期待できる
ことは言うまでもない。

【図面の簡単な説明】

第１図は従来のECL回路の一例を示す回路
図、第２図はそのレイアウト図、第３図及び第４
図は本発明の一実施例を示す構造断面図、第５図
は本発明の一実施例を示す回路図、第６図は上記
第３図に示した実施例のレイアウト図である。 ２０……Ｐ型基板、２１……N⁺型拡散層、２
２，２４……P⁺型埋込層、２３……N⁺型埋込
層、２５〜２８……P⁺アイソレーシヨン、２９
〜３１……Ｎ型分離領域、３２〜３６……P⁺型
拡散層、３８〜４２……N⁺型拡散層、５１〜５
５……ナイトライド絶縁層、Q₁〜Q₄……トラン
ジスタ、Ｑ_A〜Ｑ_C……寄生トランジスタ、Ｒ_p，
Ｒ_C1，Ｒ_C2……抵抗。

Claims (1)

【特許請求の範囲】
1. １ 相互にエミツタが結合された第１と第２のト
   ランジスタと、上記トランジスタにそれぞれ接続
   された第１と第２の負荷抵抗と、上記結合エミツ
   タ部と電源端子間に設けられた第３のトランジス
   タとによつて構成された論理回路を含む半導体集
   積回路装置において、第１導電型の半導体基板の
   表面及び裏面に第２導電型の領域を形成し、上記
   表面に形成された第２導電型領域を第１と第２の
   領域に分離し、第１分離領域内に上記第１と第２
   の負荷抵抗を形成し、第２分離領域内にはこの分
   離領域を結合エミツタ部としてなる上記第１と第
   ２のトランジスタを形成し、上記第１の分離領域
   と第１導電型の半導体基板及び基板裏面に形成さ
   れた第２導電型領域とによつて上記第３のトラン
   ジスタを形成してなることを特徴とする半導体集
   積回路装置。