JPS586416B2 - ヒステリシス特性を有する限界回路 - Google Patents
ヒステリシス特性を有する限界回路Info
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- JPS586416B2 JPS586416B2 JP51044342A JP4434276A JPS586416B2 JP S586416 B2 JPS586416 B2 JP S586416B2 JP 51044342 A JP51044342 A JP 51044342A JP 4434276 A JP4434276 A JP 4434276A JP S586416 B2 JPS586416 B2 JP S586416B2
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Description
【発明の詳細な説明】
本発明は、少くとも２個の相補型トランジスタと、１個
の出力トランジスタとを具え、各相補型トランジスタの
ベースを他の相補型トランジスタのコレクタに直接接続
した限界回路であって、第１相補型トランジスタのエミ
ソタを限界回路の入力端子に接続したヒステリシス特性
を有する限界回路に関するものである。
の出力トランジスタとを具え、各相補型トランジスタの
ベースを他の相補型トランジスタのコレクタに直接接続
した限界回路であって、第１相補型トランジスタのエミ
ソタを限界回路の入力端子に接続したヒステリシス特性
を有する限界回路に関するものである。
基本素子がエミソタ接地配置に接続された被駆動トラン
ジスタであり、そのベース電流が抵抗を経て注入される
ようにしたＤＣＴＬ（直接結合トランジスタ論理）型の
集積化論理回路は既知である３Ｉ ２Ｌ （ Ｉ ｎｔ
ｅｇｒａｔｅｄ Ｉ ｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）
の名称で改善されたこの型の回路は既知であり、この場
合ベース接地配置に接続した被駆動トランジスタの相補
型であるトランジスタを用いてベースに電流を注入して
いる。
ジスタであり、そのベース電流が抵抗を経て注入される
ようにしたＤＣＴＬ（直接結合トランジスタ論理）型の
集積化論理回路は既知である３Ｉ ２Ｌ （ Ｉ ｎｔ
ｅｇｒａｔｅｄ Ｉ ｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）
の名称で改善されたこの型の回路は既知であり、この場
合ベース接地配置に接続した被駆動トランジスタの相補
型であるトランジスタを用いてベースに電流を注入して
いる。
これらの回路においては動作電圧および動作電流が極め
て低く、このように低い動作電圧の為にこれらの回路が
妨害信号に極めて感応するようになり、特に著しく大き
な妨害信号を生じるモジュール間を接続する場合にこれ
らの回路の雑音余裕度をできるだけ改善する必要性を生
じる。
て低く、このように低い動作電圧の為にこれらの回路が
妨害信号に極めて感応するようになり、特に著しく大き
な妨害信号を生じるモジュール間を接続する場合にこれ
らの回路の雑音余裕度をできるだけ改善する必要性を生
じる。
種々の回路段を有する論理回路における雑音余裕度を改
善する既知の方法は、ヒステリシス特性を有する限界回
路を例えば回路段の入力端子に設け、この限界回路によ
り、ヒステリシス特性を決定する間隔だけ離れた立上り
限界および立下り限界のいずれかを入力信号が通過する
際に急峻な前縁を有する信号を発生させるようにする方
法である。
善する既知の方法は、ヒステリシス特性を有する限界回
路を例えば回路段の入力端子に設け、この限界回路によ
り、ヒステリシス特性を決定する間隔だけ離れた立上り
限界および立下り限界のいずれかを入力信号が通過する
際に急峻な前縁を有する信号を発生させるようにする方
法である。
この場合、雑音余裕度は一方でに低論理レベルと立上り
限界との間の差であり、他方では高論理レベルと立下り
限界との間の差であり、立上り限界は立下り限界よりも
著しく高い。
限界との間の差であり、他方では高論理レベルと立下り
限界との間の差であり、立上り限界は立下り限界よりも
著しく高い。
しかし、シュミソトトリガ回路のような既知の型のヒス
テリシス特性を有する限界回路（例えばＬｉｔｔａｕｅ
ｒ氏著” Ｐｕｌｓｅ Ｅｌｅｃｔｒｏｎｉｃｓ” Ｍ
ｃＧ −ｒａｗ−Ｈｉｌｌ １ ９ ６ ５ ，第３８
１〜３９０頁参照）は抵抗を有しており、電流注入が行
なわれる集積回路と両立しえない。
テリシス特性を有する限界回路（例えばＬｉｔｔａｕｅ
ｒ氏著” Ｐｕｌｓｅ Ｅｌｅｃｔｒｏｎｉｃｓ” Ｍ
ｃＧ −ｒａｗ−Ｈｉｌｌ １ ９ ６ ５ ，第３８
１〜３９０頁参照）は抵抗を有しており、電流注入が行
なわれる集積回路と両立しえない。
負荷抵抗の両端間には電圧降下を必要とする為、ナノア
ンペア程度の動作電流を許容しうるものとすると著しく
高い値の抵抗を用いる必要性が生じる。
ンペア程度の動作電流を許容しうるものとすると著しく
高い値の抵抗を用いる必要性が生じる。
更に、雑音余裕度を改善する回路によって、動作速度お
よび電力消費量に関する回路の利点に悪影響を及ぼす時
定数を挿入してはならない。
よび電力消費量に関する回路の利点に悪影響を及ぼす時
定数を挿入してはならない。
電流注入回路の他の重要な利点は単位表面積当りの素子
密度が極めて大きく、これにより多数の回路段を同一結
晶上に組込むことができるようになるということである
。
密度が極めて大きく、これにより多数の回路段を同一結
晶上に組込むことができるようになるということである
。
既知の型のシュミソトトリガ回路を使用するとこの点に
関するこれら回路の利点を著しく減少せしめる。
関するこれら回路の利点を著しく減少せしめる。
本発明の目的は、既知の回路の欠点を最小とし、雑音余
裕度を改善でき、電流注入型の集積回路と両立しうるヒ
ステリンス特性を有する限界回路を提供せんとするにあ
る。
裕度を改善でき、電流注入型の集積回路と両立しうるヒ
ステリンス特性を有する限界回路を提供せんとするにあ
る。
本発明の他の目的は、電流注入型の回路間、或はＴＴＬ
（トランジスタートランジスタ論理）回路と他のチップ
上に形成した電流注入型の回路との間、或は機械的な装
置と■２Ｌ回路との間のインターフエイス回路における
雑音余裕度を高めるヒステリシス特性を有する限界回路
を提供せんと１るにある。
（トランジスタートランジスタ論理）回路と他のチップ
上に形成した電流注入型の回路との間、或は機械的な装
置と■２Ｌ回路との間のインターフエイス回路における
雑音余裕度を高めるヒステリシス特性を有する限界回路
を提供せんと１るにある。
本発明は、少くとも２個の相補型トランジスタと、１個
の出力トランジスタとを具え、各相補型トランジスタの
ベースを他の相補型トランジスタのコレクタに直接接続
した限界回路であって、第１相補型トランジスタのエミ
ソタを限界回路の入力端子に接続したヒステリシス特性
を有する限界回路において、第２相補型トランジスタの
コレクタにより、この第２相補型トランジスタと同一導
電型の出力トランジスタのベースを直接駆動し、この出
力トランジスタのベースを電流インジエクタに結合し、
前記の゛第２相補型トランジスタのエミソタと、出力ト
ランジスタのエミツタとを共通基準電圧点に直接結合し
、第１相補型トランジスタをプレーナ型のラテラル構造
とし、第２相補型トランジスタをプレーナ型のバーチカ
ル構造としたことを特徴とする。
の出力トランジスタとを具え、各相補型トランジスタの
ベースを他の相補型トランジスタのコレクタに直接接続
した限界回路であって、第１相補型トランジスタのエミ
ソタを限界回路の入力端子に接続したヒステリシス特性
を有する限界回路において、第２相補型トランジスタの
コレクタにより、この第２相補型トランジスタと同一導
電型の出力トランジスタのベースを直接駆動し、この出
力トランジスタのベースを電流インジエクタに結合し、
前記の゛第２相補型トランジスタのエミソタと、出力ト
ランジスタのエミツタとを共通基準電圧点に直接結合し
、第１相補型トランジスタをプレーナ型のラテラル構造
とし、第２相補型トランジスタをプレーナ型のバーチカ
ル構造としたことを特徴とする。
本発明の他の限界回路では、第２相補型トランジスタと
同一導電型で電流インジエクタを有する追加のトランジ
スタを設け、この追加のトランジスタの主電流通．路を
第２相補型トランジスタのベースーエミソタ接合に並列
に接続する。
同一導電型で電流インジエクタを有する追加のトランジ
スタを設け、この追加のトランジスタの主電流通．路を
第２相補型トランジスタのベースーエミソタ接合に並列
に接続する。
電流インジエクタを有する上記の追加のトランジスタは
常時導通しているようにするのが好適であり、入力電圧
が増大する際に第１相補型トランジスタが導通すると直
ちに、上記の追加のトランジスタがこの第１相補型トラ
ンジスタによって供給される電流を流すようにする。
常時導通しているようにするのが好適であり、入力電圧
が増大する際に第１相補型トランジスタが導通すると直
ちに、上記の追加のトランジスタがこの第１相補型トラ
ンジスタによって供給される電流を流すようにする。
第２相補型トランジスタは、第１相補型トランジスタか
ら供給される電流が電流インジエクタを有する追加のト
ランジスタをギの飽和範囲外に駆動するまで導通しない
。
ら供給される電流が電流インジエクタを有する追加のト
ランジスタをギの飽和範囲外に駆動するまで導通しない
。
これが為、立上り限界値が一層高くなり、従って限界値
間の差が大きくなり、雑音余裕度が一層優れたものとな
る。
間の差が大きくなり、雑音余裕度が一層優れたものとな
る。
更に、導通状態から非導通状態への第２相補型トランジ
スタの切換えが一層急速となる。
スタの切換えが一層急速となる。
この場合第２相補型トランジスタのベースに蓄積された
電荷は電流インジエクタを有する追加のトランジスタを
経て流出される。
電荷は電流インジエクタを有する追加のトランジスタを
経て流出される。
ｔｉインジエクタを有する追加のトランジスタＵＩ２Ｌ
型の構造とするのが好適である。
型の構造とするのが好適である。
本発明は特に、信号が極めて小さな電圧振動に相当する
論理回路の組合せに適用しうる。
論理回路の組合せに適用しうる。
また本発明の構造はＤＣＴＬ（直接結合トランジスタ論
理型のＩ２Ｌの回路に、特にモジュール間の接続に適用
するのに特に適している。
理型のＩ２Ｌの回路に、特にモジュール間の接続に適用
するのに特に適している。
動作電圧および動作電流は限界回路を電流注入型の論理
回路と両立しうるようにする。
回路と両立しうるようにする。
ヒステリシス特性は後に図面につき説明するようにして
得られ、作動も後に説明する。
得られ、作動も後に説明する。
図面につき本発明を説明する。
第１図に示す本発明限界回路の一例において、Ｔ１ お
よびＴ２は２個の相補型トランジヌタであり、Ｔ３は限
界回路のＮＰＮ型出力トランジスタである。
よびＴ２は２個の相補型トランジヌタであり、Ｔ３は限
界回路のＮＰＮ型出力トランジスタである。
限界回路の入力端子を点Ａで示し、Ｒは抵抗素子を示し
、この抵抗素子Ｒを経て入力信号を限界回路に供給する
。
、この抵抗素子Ｒを経て入力信号を限界回路に供給する
。
トランジスタＴ１のコレクタＣ１Ｕ｝ランジスタＴ２の
ベースＢ２に接続し、トランジスタＴ２のコレクタＣ２
｛ｄ｝ランジスタＴ１ のベースＢ１ に接続する。
ベースＢ２に接続し、トランジスタＴ２のコレクタＣ２
｛ｄ｝ランジスタＴ１ のベースＢ１ に接続する。
トランジスタＴ３には電流インジエクタ（注入器）■，
例えばトランジスタを設ける。
例えばトランジスタを設ける。
トランジスタＴ３のコレクタＣ３ における点Ｓに限界
回路の出力端子を設け、トランジスタＴ２のエミノタＥ
２ およびトランジスタＴ３のエミッタＥ３を接地ス
る。
回路の出力端子を設け、トランジスタＴ２のエミノタＥ
２ およびトランジスタＴ３のエミッタＥ３を接地ス
る。
入力端子Ａにおける入力電圧ぬが略々零である場合にｔ
ｒｉ、ｐＮＰ型の相補型入力トランジスタＴ１は附勢さ
れない為導通しない。
ｒｉ、ｐＮＰ型の相補型入力トランジスタＴ１は附勢さ
れない為導通しない。
ＮＰＮ型の他方の相補型トランジスタＴ２も附勢されず
、従って導通しない。
、従って導通しない。
これら２個のトランジスタＴ１ およびＴ２が非導通で
ある為、トランジスタＴ３の電流インジエクタ■によっ
て注入される電流はこのトランジスタＴ３α砕流れうる
だけである。
ある為、トランジスタＴ３の電流インジエクタ■によっ
て注入される電流はこのトランジスタＴ３α砕流れうる
だけである。
出力端子Ｓにおける出力レベルを決める出力トランジス
タＴ３のコレクタＣ３およびエミソタＥ３間の電圧は最
小となる。
タＴ３のコレクタＣ３およびエミソタＥ３間の電圧は最
小となる。
入力電圧ｖＡが増大する場合、トランジスタＴ１のベー
スＢＩ と入力端子との間の電圧がこのトランジスタＴ
１のベーヌーエミノタ接合における内部電圧ＶＢＦ，１
を越えるとこのトランシスタＴ１が導通する。
スＢＩ と入力端子との間の電圧がこのトランジスタＴ
１のベーヌーエミノタ接合における内部電圧ＶＢＦ，１
を越えるとこのトランシスタＴ１が導通する。
２個のトランジスタＴ１ およびＴ３のベース・エミッ
タ通ＭＵｔｌｌ？且つ反対導電型に接続されている為、
２つの内部電圧ｖＢｇｔおよびＶＢＥ３ Ｕ互に加算さ
れる。
タ通ＭＵｔｌｌ？且つ反対導電型に接続されている為、
２つの内部電圧ｖＢｇｔおよびＶＢＥ３ Ｕ互に加算さ
れる。
これが為、入力電圧ｖＡが値ｖＢＥ１＋ｖＢ０３−ＶＡ
２に達すると、トランジスタＴ１が導通弘 しかもこの
トランジスタＴ によりトランジスタＴ２を駆動してこ
のトランジスタＴ２をも導通させ、出力トランジスタＴ
３のベースＢ３における電圧がトランジスタＴ２ のコ
レクタＣ２ とエミツタＥ２との間の内部電圧Ｖ。
２に達すると、トランジスタＴ１が導通弘 しかもこの
トランジスタＴ によりトランジスタＴ２を駆動してこ
のトランジスタＴ２をも導通させ、出力トランジスタＴ
３のベースＢ３における電圧がトランジスタＴ２ のコ
レクタＣ２ とエミツタＥ２との間の内部電圧Ｖ。
ｏ２ の値に降下し、トランジスタＴ３が遮断する。
従って出力電圧Ｖｓハ再び高レベルＶ８まで増大する。
これが為、入力電圧Ｖｌｌ ＋ＶＢＥ３−ＶＡ２の値が
、低レベルＶＳＩから高レベルＶＳ２への出力電圧ＶＳ
の転換を決定する立上り限界となる。
、低レベルＶＳＩから高レベルＶＳ２への出力電圧ＶＳ
の転換を決定する立上り限界となる。
入力電圧鳳が立上り限界電圧ＶＡ２ よりも高い値か
ら減少する場合には、この入力電圧ぬが値ＶＢ０１＋Ｖ
ｏＥ２−ＶＡ１よりも高い値に維持されている限り限界
回路の状態は変化せず、入力電圧がこの値゛６，１より
も低くなると２個の相補型トランジスタＴ１およびＴ２
がもほや導通しえなくなる。
ら減少する場合には、この入力電圧ぬが値ＶＢ０１＋Ｖ
ｏＥ２−ＶＡ１よりも高い値に維持されている限り限界
回路の状態は変化せず、入力電圧がこの値゛６，１より
も低くなると２個の相補型トランジスタＴ１およびＴ２
がもほや導通しえなくなる。
これが為、入力電圧の値ｖＢ０１＋Ｖ。。２二’ａｔ（
略々トランジスタＴ１のコレクターエミンタ電圧にトラ
ンジスタＴ２ のベースーエミッタ接合における内部飽
和電圧を加算した値Ｖｃ０１＋ｖＢＰ，２）カ、高レベ
ルＶＳカラ低レベルｖ８への出力電圧の転換を決定する
立下り限界となり、限界回路ぼもとの状態に復帰する。
略々トランジスタＴ１のコレクターエミンタ電圧にトラ
ンジスタＴ２ のベースーエミッタ接合における内部飽
和電圧を加算した値Ｖｃ０１＋ｖＢＰ，２）カ、高レベ
ルＶＳカラ低レベルｖ８への出力電圧の転換を決定する
立下り限界となり、限界回路ぼもとの状態に復帰する。
立上り限界値と立下り限界値との差は
（ＶＢＥ＋ＶＢＥ３）−（ｖＢ０１＋ＶＣｏ２）＝ｖ３
。
。
３一ｖＣＥ２ となる０
既知のように、通常の集積回路技術によって珪素ワエフ
ァ内に形成したバイポーラトランジスタの場合、導通状
軛にあるトランジスタのＶＢＥ電圧の値は約０．７ボル
トであり、ＶＣＥ電圧の値は約０．２ボルトである為、
限界値間の差、すなわち、珪素チップに集積化した回路
のヒステリシス効果の値は０．５ボルト程度となる。
ァ内に形成したバイポーラトランジスタの場合、導通状
軛にあるトランジスタのＶＢＥ電圧の値は約０．７ボル
トであり、ＶＣＥ電圧の値は約０．２ボルトである為、
限界値間の差、すなわち、珪素チップに集積化した回路
のヒステリシス効果の値は０．５ボルト程度となる。
電流注入回路と関連して用いた場合の回路の入力電圧お
よび出力電圧は２ボルト程度の論理電圧振動に相当し、
この回路によって得られる雑音余裕度は比較的大きくな
り、かかる雑音余裕度を最小の素子数で得ることができ
る。
よび出力電圧は２ボルト程度の論理電圧振動に相当し、
この回路によって得られる雑音余裕度は比較的大きくな
り、かかる雑音余裕度を最小の素子数で得ることができ
る。
第１図にＲで示す入力抵抗は入力信号源の内部抵抗を以
って簡単に構成することができ、またはこの入力抵抗を
少くとも限界回路の入力段に集積化することができる。
って簡単に構成することができ、またはこの入力抵抗を
少くとも限界回路の入力段に集積化することができる。
限界回路を集積化する場合、入力トランジスタをＰＮＰ
型とし、その相補となるトランジスタと出力トランジス
タとをＰＮＰ型とするのが好適である。
型とし、その相補となるトランジスタと出力トランジス
タとをＰＮＰ型とするのが好適である。
これが為、この限界回路は一般に形成されているＩ ２
Ｌ （ Ｉ ｎｔｅｇｒａｔｅｄ Ｉ ｎｊｅｃｔｉｏ
ｎＬｏｇｉｃ ）回路と完全に両立しうる。
Ｌ （ Ｉ ｎｔｅｇｒａｔｅｄ Ｉ ｎｊｅｃｔｉｏ
ｎＬｏｇｉｃ ）回路と完全に両立しうる。
好適例によれば、ＰＮＰ型入力トランジスタを珪素結晶
から分離した島内にプレーナ拡散技術によって形成した
ラテラル（横方向）構造のプレーナトランジスタとし、
ＮＰＮ型の相補型トランジスタを、上記と同じ技術によ
って形成したバーチカル（縦方向）構造のブレーナトラ
ンジスタとし、ＰＮＰトランジスタのベース領域とＮＰ
Ｎ｝ランジスタのコレクタ領域とで単一領域を形成し、
ＮＰＮ｝ランジスタのベース領域とＰＮＰ｝ランジスタ
のコレクタ領域とで単一領域を形成するようにする。
から分離した島内にプレーナ拡散技術によって形成した
ラテラル（横方向）構造のプレーナトランジスタとし、
ＮＰＮ型の相補型トランジスタを、上記と同じ技術によ
って形成したバーチカル（縦方向）構造のブレーナトラ
ンジスタとし、ＰＮＰトランジスタのベース領域とＮＰ
Ｎ｝ランジスタのコレクタ領域とで単一領域を形成し、
ＮＰＮ｝ランジスタのベース領域とＰＮＰ｝ランジスタ
のコレクタ領域とで単一領域を形成するようにする。
これらの単一領域ＵＰ−Ｎ接合によって互に分離される
。
。
２個の相補型トランジスタの組合せＵＰ−Ｎ接合によっ
て分離された同一の島内に形成し、出力トランジスタと
その電流インジエクタとは上記の島に隣接する島内に形
成し、相補形ＮＰＮ｝ランジスタのコレクタと出力トラ
ンジスタのベースとの間の接続はチップの表面における
導体トラックによって行なう．限界回路は同一チップ上
に他の集積回路素子と同時に形成することができる。
て分離された同一の島内に形成し、出力トランジスタと
その電流インジエクタとは上記の島に隣接する島内に形
成し、相補形ＮＰＮ｝ランジスタのコレクタと出力トラ
ンジスタのベースとの間の接続はチップの表面における
導体トラックによって行なう．限界回路は同一チップ上
に他の集積回路素子と同時に形成することができる。
このことによって、行なうべき作動の数および複雑性を
増大させることはない。
増大させることはない。
好適には、出力トランジスタのベースに電荷キャリアを
注入する素子？ラテラル型のブレーナＰＮＰ｝ランジス
タとし、そのコレクタを出力トランジスタのベースを以
って構成し、この出力トランジスタを反転したバーチカ
ル型のトランジスタと國 この出力トランジヌタのエミ
ツタを上記のラテラル型のＰＮＰ｝ランジスタのベース
を以って構成する。
注入する素子？ラテラル型のブレーナＰＮＰ｝ランジス
タとし、そのコレクタを出力トランジスタのベースを以
って構成し、この出力トランジスタを反転したバーチカ
ル型のトランジスタと國 この出力トランジヌタのエミ
ツタを上記のラテラル型のＰＮＰ｝ランジスタのベース
を以って構成する。
この回路配置はＩ２Ｌ技術に相当する為、この技術のあ
らゆる利点を有する。
らゆる利点を有する。
同様に出力トランジスタの電流インジエクタヲ、分離し
たラテラル構造のブレーナトランジスタとし、そのベー
スを定電圧とすることができる。
たラテラル構造のブレーナトランジスタとし、そのベー
スを定電圧とすることができる。
かかる構造の出力トランジスタには数個のコレクタを設
け、これらコレクタをベース領域内に拡散した異なる領
域を以って構成することができること明らかである。
け、これらコレクタをベース領域内に拡散した異なる領
域を以って構成することができること明らかである。
本発明による限界回路の■２Ｌ型のブレーナ構造を第３
および４図につき説明する．この場合出力トランジスタ
の電流インジエクタをラテラル型のＰＮＰトランジスタ
を以って構成する。
および４図につき説明する．この場合出力トランジスタ
の電流インジエクタをラテラル型のＰＮＰトランジスタ
を以って構成する。
Ｐ型珪素基板３１をＮ型エピタキシアル層３２によって
被覆する。
被覆する。
このエビタキシアル層３２には島を設け、これら島をＰ
十型分離区域によって分離する。
十型分離区域によって分離する。
これらの島の底部ＵＮ十型埋設層３３を以って構成する
。
。
島３４内にｆｌＰ型領域を拡散する。
すなわち、ベースＢ１が島３４によって画成された入力
トランジスタＴ１ のエミソタを構成する領域Ｅ１を
拡散μまたこのトランジスタＴ１ のコレクタとＮＰ
ＮトランジスタＴ２のべ一スＢ２ とを構成する領域Ｃ
１を拡散する。
トランジスタＴ１ のエミソタを構成する領域Ｅ１を
拡散μまたこのトランジスタＴ１ のコレクタとＮＰ
ＮトランジスタＴ２のべ一スＢ２ とを構成する領域Ｃ
１を拡散する。
トランジスタＴ２のコレクタＣ２は島３４によって画成
し、そのエミツタＥ２はベースＢ２内に拡散したＮ十型
領域を以って構成する。
し、そのエミツタＥ２はベースＢ２内に拡散したＮ十型
領域を以って構成する。
分離区域３５を越える島３４の外部において出力トラン
ジスタＴ３ とその電流インジエクタとに、エビタキシ
アル層３２より成るトランジスタＴ３のエミソタＥ３と
、エビタキシアル層３２内に拡散したトランジスタＴ３
のＰ型ベースＢ３と、このベースＢ３内に拡散したトラ
ンジスタＴ３のＮ十型コレクタＣ３とを設ける。
ジスタＴ３ とその電流インジエクタとに、エビタキシ
アル層３２より成るトランジスタＴ３のエミソタＥ３と
、エビタキシアル層３２内に拡散したトランジスタＴ３
のＰ型ベースＢ３と、このベースＢ３内に拡散したトラ
ンジスタＴ３のＮ十型コレクタＣ３とを設ける。
上記のベースＢ３Ｕ電流インジエクタトランジスタのコ
レクタをも構成し、この電流インジエクタトランジスタ
のベースハ上記のエミツタＥ３を以って構成し、電流イ
ンジエクタトランジスタのエミソタは領域Ｂ３の附近に
位置するＰ力駁拡散領域３７とする。
レクタをも構成し、この電流インジエクタトランジスタ
のベースハ上記のエミツタＥ３を以って構成し、電流イ
ンジエクタトランジスタのエミソタは領域Ｂ３の附近に
位置するＰ力駁拡散領域３７とする。
出力トランジスタＴ３は１個のコレクタを有するものと
して示したが、この出力トランジスタには２個以上のコ
レクタを設けることができること明らかである。
して示したが、この出力トランジスタには２個以上のコ
レクタを設けることができること明らかである。
回路素子間の接続および外部素子への接続は限界回路装
置の表面上に堆積した導体トランクによって行なう。
置の表面上に堆積した導体トランクによって行なう。
第３図の平面図である第４図において、破線は接点用の
孔に相当へ実線は拡散領域の境界に相当し、一点鎖線は
導体トラックの境界に相当する。
孔に相当へ実線は拡散領域の境界に相当し、一点鎖線は
導体トラックの境界に相当する。
エミソタＥ１は、このエミツタを入力端子に接続する導
体トラック５４を経て入力信号を受ける。
体トラック５４を経て入力信号を受ける。
エミソタＥ２は導体トラック５３を経て基準電圧点、一
般に、基板３１のバルクに接続する。
般に、基板３１のバルクに接続する。
コレクタＣ２は第３図に実線３６で線図的に示す導体ト
ランク５０を経てベースＢ３に接続する。
ランク５０を経てベースＢ３に接続する。
コレクタＣ３は導体トラック５１を経て出力端子Ｓに好
適にはトランジスタＴ３ によって制御される回路段の
入力端子に接続する。
適にはトランジスタＴ３ によって制御される回路段の
入力端子に接続する。
拡散領域３７は導体トラック５２を経て注入電流を受け
、この導体トラック５２によって同一装置の他の素子に
給電することもできる。
、この導体トラック５２によって同一装置の他の素子に
給電することもできる。
第５図は、第１，３および４図の限界回路と同一の素子
を有するもこれらに加えて電流インジエクタを具えるト
ランジスタをも有し、このトランジスタにより作動を改
縛するようにした本発明限界回路の他の例を示す。
を有するもこれらに加えて電流インジエクタを具えるト
ランジスタをも有し、このトランジスタにより作動を改
縛するようにした本発明限界回路の他の例を示す。
この限界回路の入力端子を４１で示し、４２ぱ抵抗を示
し、この抵抗４２を経て電源により入力信号を供給し、
第１相補型トランジスタ４３で示し、第２相補型トラン
ジスタを４４で示す。
し、この抵抗４２を経て電源により入力信号を供給し、
第１相補型トランジスタ４３で示し、第２相補型トラン
ジスタを４４で示す。
本例ではトランジスタ４８を追加し、トランジスタ４３
が導通した際にこのトランジスタ４３のコレクタ電流を
トランジスタ４８が分流するようにする。
が導通した際にこのトランジスタ４３のコレクタ電流を
トランジスタ４８が分流するようにする。
この追加のトランジスタ４８には電流インジエクタ４９
を設ける。
を設ける。
出力トランジスタ４７にも電流インジエクタ４５を設け
、出力端子４６で示す。
、出力端子４６で示す。
電流インジエクタ４９を有する上記の追加のトランジス
タ４８は常時導通しているようにするのが好適であり、
入力電圧が増大する際に第１相補型１・ランジスタ４３
が導通すると直ちに、上記の追加のトランジスタ４８が
この第１相補型トランジスタによって供給される電流を
流すようにする，第２相補型トランジスタ４４は、第１
相補型トラ．ンジスタ４３から供給される電流が電流イ
ンジエクタ４９を有する追加のトランジスタ４８をその
飽和範囲外に駆動するまで導通しない。
タ４８は常時導通しているようにするのが好適であり、
入力電圧が増大する際に第１相補型１・ランジスタ４３
が導通すると直ちに、上記の追加のトランジスタ４８が
この第１相補型トランジスタによって供給される電流を
流すようにする，第２相補型トランジスタ４４は、第１
相補型トラ．ンジスタ４３から供給される電流が電流イ
ンジエクタ４９を有する追加のトランジスタ４８をその
飽和範囲外に駆動するまで導通しない。
これが為、立上り限界値が一層高くなり、従って限界値
間の差が大きくなり、雑音余裕度が一層優れたものとな
る。
間の差が大きくなり、雑音余裕度が一層優れたものとな
る。
更に、導通状態から非導通状態への第２相補型トランジ
スタ４４の切換えが一層急速となる。
スタ４４の切換えが一層急速となる。
この場合第２相補型トランジスタ４４０ベースに蓄積さ
れた電荷は電流インジエクタを有する追加のトランジス
タを経て流出される。
れた電荷は電流インジエクタを有する追加のトランジス
タを経て流出される。
電流インジエクタ４９を有する追加のトランジスタ４８
は１２Ｌ型の構造とするのが好適である。
は１２Ｌ型の構造とするのが好適である。
本発明は上述した例のみに限定されず幾多の変更を加え
うること勿論である。
うること勿論である。
例えばゲルマニウムのような他の半導体材料を用いるこ
とができ、印加すべき電位の極性を逆にすれば半導体の
導通型を前述した例とは逆にすることができる。
とができ、印加すべき電位の極性を逆にすれば半導体の
導通型を前述した例とは逆にすることができる。
そのほか設計に当り回路配置や幾何学的形状等も変える
ことができる。
ことができる。
第１図は本発明限界回路の一例を示す回路図、第２図は
本発明により得られるヒステリシス特性を示す線図、第
３図は本発明限界回路を集積化した例で第４図の■−■
線上を断面とした断面図、第４図は第３図の平面図、第
５図は本発明限界回路の他の例を示す回路図である。 Ｔ，，Ｔ２．４３．４４・・・相補型トランジヌタ、Ｔ
３，４７・・・・・・出力トランジスタ、Ａ，４１・・
・・・・入力端子、Ｓ，４６・・・・・・出力端子、Ｉ
，４５，４９・・・・・・電流インジエクタ、Ｒ，４２
・・・・・・入力抵抗、３１・・・・・・Ｐ型珪素基板
、３２・・・・・・Ｎ型エビタキシアル層、３３・・・
・・・Ｎ十型埋設層、３４・・・・・・島、３５・・・
・・・Ｐ十型分離区域、３７・・・・・・Ｐ十型拡散領
域、５０，５１，５２，５３，５４・・・・・傅体トラ
ック。
本発明により得られるヒステリシス特性を示す線図、第
３図は本発明限界回路を集積化した例で第４図の■−■
線上を断面とした断面図、第４図は第３図の平面図、第
５図は本発明限界回路の他の例を示す回路図である。 Ｔ，，Ｔ２．４３．４４・・・相補型トランジヌタ、Ｔ
３，４７・・・・・・出力トランジスタ、Ａ，４１・・
・・・・入力端子、Ｓ，４６・・・・・・出力端子、Ｉ
，４５，４９・・・・・・電流インジエクタ、Ｒ，４２
・・・・・・入力抵抗、３１・・・・・・Ｐ型珪素基板
、３２・・・・・・Ｎ型エビタキシアル層、３３・・・
・・・Ｎ十型埋設層、３４・・・・・・島、３５・・・
・・・Ｐ十型分離区域、３７・・・・・・Ｐ十型拡散領
域、５０，５１，５２，５３，５４・・・・・傅体トラ
ック。
Claims (1)
- 【特許請求の範囲】 １ 少くとも２個の相補型トランジスタと、１個の出力
トランジスタとを具え、各相補型トランジスタのベース
を他の相補型トランジスタのコレクタに直接接続した限
界回路であって、第１相補型トランジスタのエミソタを
限界回路の入力端子に接続したヒステリシス特性を有す
る限界回路において、第２相補型トランジスタのコレク
タにより、この第２相補型トランジスタと同一導電型の
出力トランジスタのベースを直接駆動し、この出力トラ
ンジスタのベースを電流インジエクタに結合し、前記の
第２相補型トランジスタのエミッタと、出力トランジス
タのエミツタとを共通基準電圧点に直接結合し、第１相
補型トランジスタとプレーナ型のラテラル構造とし、第
２相補型トランジスタをプレーナ型のバーチカル構造と
したことを特徴とするヒステリシス特性を有する限界回
路。 ２ 特許請求の範囲１記載のヒステリシス特性を有する
限界回路において、第１相補型トランジスタのベースと
第２相補型のトランジスタのコレクタとを同一領域を以
って構成し、第１相補型トランジスタのコレクタと第２
相補型トランジスタのベースとを同一領域を以って構成
したことを特徴とするヒステリシス特性を有する限界回
路。 ３ 少くとも２個の相補型トランジスタと、１個の出力
トランジスタとを具え、各相補型トランジスタのベース
を他の相補型トランジスタのコレクタに直接接続した限
界回路であって、第１相補型トランジスタのエミツタを
限界回路の入力端子に接続したヒステリシス特性を有す
る限界回路において、第１相補型トランジスタをプレー
ナ型のラテラル構造とし、第２相補型トランジスタをブ
レーナ型のバーチカル構造とし、前記の第２相補型のト
ランジスタにより、この第２相補型のトランジスタと同
一導電型の出力トランジスタのベースを直接駆動し、こ
の出力トランジスタのベースを電流インジエクタに結合
し、前記の第２相補型トランジスタおよび出力トランジ
スタの双方のエミツタを共通基準電圧点に直接結合し、
前記の第２相補型トランジスタのベースーエミツタ接合
と並列に、前記の第２相補型トランジスタと同じ導電型
の追加のトランジスタの主電流通路を接続し、この追加
のトランジスタのベースを電流インジエクタに結合した
ことを特徴とするヒステリシス特性を有する限界回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7512480A FR2309084A1 (fr) | 1975-04-22 | 1975-04-22 | Dispositif a seuils pour circuits logiques integres |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51130160A JPS51130160A (en) | 1976-11-12 |
| JPS586416B2 true JPS586416B2 (ja) | 1983-02-04 |
Family
ID=9154304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51044342A Expired JPS586416B2 (ja) | 1975-04-22 | 1976-04-19 | ヒステリシス特性を有する限界回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4115711A (ja) |
| JP (1) | JPS586416B2 (ja) |
| CA (1) | CA1067160A (ja) |
| DE (1) | DE2615553C3 (ja) |
| FR (1) | FR2309084A1 (ja) |
| GB (1) | GB1487721A (ja) |
| IT (1) | IT1059204B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190077867A (ko) * | 2017-12-26 | 2019-07-04 | 삼성전자주식회사 | 슬라이더 트랙 및 슬라이더를 표시하기 위한 전자 장치 및 그의 동작 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2748967C2 (de) * | 1977-11-02 | 1983-01-13 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung für einen monolithisch integrierten Schwellwertschalter |
| FR2414778A1 (fr) * | 1978-01-13 | 1979-08-10 | Thomson Csf | Element de memoire statique a acces aleatoire |
| FR2445642A1 (fr) * | 1978-12-29 | 1980-07-25 | Radiotechnique Compelec | Agencement de securite en cas de chute d'une tension d'alimentation continue |
| JPS55145363A (en) * | 1979-04-27 | 1980-11-12 | Toshiba Corp | Semiconductor device |
| US4390802A (en) * | 1980-12-22 | 1983-06-28 | Motorola, Inc. | Low-voltage, high-noise immunity I2 L interface |
| JPS58137329A (ja) * | 1982-02-10 | 1983-08-15 | Nec Corp | 入力信号線断線検出回路 |
| JPS58182922A (ja) * | 1982-04-21 | 1983-10-26 | Toshiba Corp | 入力インタ−フエイス回路 |
| US4542303A (en) * | 1983-10-03 | 1985-09-17 | Motorola, Inc. | Comparator circuit |
| US5021856A (en) * | 1989-03-15 | 1991-06-04 | Plessey Overseas Limited | Universal cell for bipolar NPN and PNP transistors and resistive elements |
| JP2573393B2 (ja) * | 1990-05-17 | 1997-01-22 | 株式会社東芝 | コンパレータ回路 |
Citations (1)
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| JPS50113163A (ja) * | 1974-02-14 | 1975-09-05 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2957091A (en) * | 1958-04-09 | 1960-10-18 | Bell Telephone Labor Inc | Transistor ring counter with bistable stages |
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1975
- 1975-04-22 FR FR7512480A patent/FR2309084A1/fr active Granted
-
1976
- 1976-04-09 DE DE2615553A patent/DE2615553C3/de not_active Expired
- 1976-04-15 CA CA250,388A patent/CA1067160A/en not_active Expired
- 1976-04-15 GB GB15537/76A patent/GB1487721A/en not_active Expired
- 1976-04-16 IT IT22451/76A patent/IT1059204B/it active
- 1976-04-19 JP JP51044342A patent/JPS586416B2/ja not_active Expired
-
1977
- 1977-07-13 US US05/815,266 patent/US4115711A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50113163A (ja) * | 1974-02-14 | 1975-09-05 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190077867A (ko) * | 2017-12-26 | 2019-07-04 | 삼성전자주식회사 | 슬라이더 트랙 및 슬라이더를 표시하기 위한 전자 장치 및 그의 동작 방법 |
| US11656752B2 (en) | 2017-12-26 | 2023-05-23 | Samsung Electronics Co., Ltd. | Electronic device for displaying slider track and slider and method of operating same |
Also Published As
| Publication number | Publication date |
|---|---|
| IT1059204B (it) | 1982-05-31 |
| FR2309084B1 (ja) | 1980-01-04 |
| DE2615553B2 (de) | 1977-06-02 |
| DE2615553C3 (de) | 1982-07-22 |
| FR2309084A1 (fr) | 1976-11-19 |
| CA1067160A (en) | 1979-11-27 |
| US4115711A (en) | 1978-09-19 |
| JPS51130160A (en) | 1976-11-12 |
| GB1487721A (en) | 1977-10-05 |
| DE2615553A1 (de) | 1976-10-28 |
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