JP2573393B2 - コンパレータ回路 - Google Patents
コンパレータ回路Info
- Publication number
- JP2573393B2 JP2573393B2 JP2127471A JP12747190A JP2573393B2 JP 2573393 B2 JP2573393 B2 JP 2573393B2 JP 2127471 A JP2127471 A JP 2127471A JP 12747190 A JP12747190 A JP 12747190A JP 2573393 B2 JP2573393 B2 JP 2573393B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- control terminal
- current
- current path
- comparator circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特に比較的精度を厳密に必要としないコン
パレータ回路に関する。
パレータ回路に関する。
（従来の技術） 第８図は従来のコンパレータ回路の構成を示す回路図
である。比較対照となる入力信号INはNPNトランジスタT
r11のベースに入力される。この入力信号INは、対のNPN
トランジスタTr12のベースに印加される電圧V2と比較さ
れる。Tr11,12それぞれのエミッタ電流は、ベースが共
通接続されたPNPトランジスタTr13,14の各エミッタに供
給される。マルチコレクタのTr13,14それぞれの第１コ
レクタは、このTr13,14の共通ベースに接続されると共
に抵抗R11でバイアス回路を構成し、第２コレクタの電
流をNPNトランジスタTr15,16からなるカレントミラー回
路に供給する。
である。比較対照となる入力信号INはNPNトランジスタT
r11のベースに入力される。この入力信号INは、対のNPN
トランジスタTr12のベースに印加される電圧V2と比較さ
れる。Tr11,12それぞれのエミッタ電流は、ベースが共
通接続されたPNPトランジスタTr13,14の各エミッタに供
給される。マルチコレクタのTr13,14それぞれの第１コ
レクタは、このTr13,14の共通ベースに接続されると共
に抵抗R11でバイアス回路を構成し、第２コレクタの電
流をNPNトランジスタTr15,16からなるカレントミラー回
路に供給する。
入力信号INがV2より高いと、カレントミラー回路を構
成するTr15,16には、このTr16のコレクタにベースが接
続されたNPNトランジスタTr17をオフ状態にするように
電流が流れる。つまり、Tr14のコレクタ電流よりTr16の
コレクタ電流が大きくなる。従って、Tr17のオフ状態に
より、Tr17のコレクタに接続された抵抗R12、さらにR1
3,R14を介して電流が流れ、この電流はNPNトランジスタ
Tr18,19それぞれのベース電流となる。従って、Tr18及
び、コレクタから出力信号OUTを得るTr19が共にオン状
態になる。Tr18のオンにより、V2は抵抗R15とR16の分割
抵抗による分圧比により決定される。
成するTr15,16には、このTr16のコレクタにベースが接
続されたNPNトランジスタTr17をオフ状態にするように
電流が流れる。つまり、Tr14のコレクタ電流よりTr16の
コレクタ電流が大きくなる。従って、Tr17のオフ状態に
より、Tr17のコレクタに接続された抵抗R12、さらにR1
3,R14を介して電流が流れ、この電流はNPNトランジスタ
Tr18,19それぞれのベース電流となる。従って、Tr18及
び、コレクタから出力信号OUTを得るTr19が共にオン状
態になる。Tr18のオンにより、V2は抵抗R15とR16の分割
抵抗による分圧比により決定される。
入力信号INがV2より低いと、カレントミラー回路を構
成するTr15,16には、このTr16のコレクタにベースが接
続されたNPNトランジスタTr17をオン状態にするように
電流が流れる。つまり、Tr14のコレクタ電流よりTr16の
コレクタ電流が小さくなる。従って、Tr17のオン状態に
より、Tr18,19は共にオフ状態となる。Tr18のオフによ
りV2は電源電圧Vccとなる。
成するTr15,16には、このTr16のコレクタにベースが接
続されたNPNトランジスタTr17をオン状態にするように
電流が流れる。つまり、Tr14のコレクタ電流よりTr16の
コレクタ電流が小さくなる。従って、Tr17のオン状態に
より、Tr18,19は共にオフ状態となる。Tr18のオフによ
りV2は電源電圧Vccとなる。
上述したようにこの構成の回路では、出力OUTを得るT
r18がオンするための入力信号INにおけるスレッシュホ
ールド電圧VthONは、 VthON＝Vcc …（１） であり、出力OUTを得るTr18がオフするための入力信号I
Nにおけるスレッシュホールド電圧VthOFFは VthOFF≒Vcc・R16/（R15＋R16） …（２） である。
r18がオンするための入力信号INにおけるスレッシュホ
ールド電圧VthONは、 VthON＝Vcc …（１） であり、出力OUTを得るTr18がオフするための入力信号I
Nにおけるスレッシュホールド電圧VthOFFは VthOFF≒Vcc・R16/（R15＋R16） …（２） である。
このように、ある程度ヒステリシス（不感帯幅）を持
ち、比較的Vthの精度を必要としない構成であるにもか
かわらず、IC化する際、上記コンパレータ回路を構成す
るのに第８図のごとく15素子ほど必要となる。
ち、比較的Vthの精度を必要としない構成であるにもか
かわらず、IC化する際、上記コンパレータ回路を構成す
るのに第８図のごとく15素子ほど必要となる。
（発明が解決しようとする課題） このように、従来ではヒステリシスを持つコンパレー
タ回路をIC化する際、素子数が多く、チップサイズが大
きくなり、コストアップになるという欠点がある。
タ回路をIC化する際、素子数が多く、チップサイズが大
きくなり、コストアップになるという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、必要かつ最小限の機能を確保した
上で回路の簡素化を図り、ICチップサイズの縮小に寄与
するコンパレータ回路を提供することにある。
であり、その目的は、必要かつ最小限の機能を確保した
上で回路の簡素化を図り、ICチップサイズの縮小に寄与
するコンパレータ回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のコンパレータ回路は、電流通路の一端と他
端及びこの電流通路の電流を制御する第１制御端子を有
する第１極性の第１のトランジスタと、電流通路の一端
と他端及びこの電流通路の電流を制御する第２制御端子
を有し、一端は前記第１制御端子と結合され、第２制御
端子は前記第１のトランジスタの一端と結合されて、第
１と第２の電位との間で正帰還動作するように構成され
た第２極性の第２のトランジスタと、前記第２制御端子
と前記第２の電位との間に結合された第１の抵抗素子
と、前記第１制御端子と前記第２のトランジスタの一端
との間の正帰還経路に形成された第２の抵抗素子と、電
流通路の一端と他端及びこの電流通路の電流を制御する
第３制御端子を有し、前記第２のトランジスタの一端に
前記第３制御端子が接続される第２極性の第３のトラン
ジスタと、前記第１の電位と前記第１制御端子との間に
結合された第３の抵抗素子とを具備し、前記第１のトラ
ンジスタの他端に入力に応じた信号が供給され、前記第
１制御端子における基準電位と比較されることにより第
３のトランジスタの一端に出力信号が得られることを特
徴としている。
端及びこの電流通路の電流を制御する第１制御端子を有
する第１極性の第１のトランジスタと、電流通路の一端
と他端及びこの電流通路の電流を制御する第２制御端子
を有し、一端は前記第１制御端子と結合され、第２制御
端子は前記第１のトランジスタの一端と結合されて、第
１と第２の電位との間で正帰還動作するように構成され
た第２極性の第２のトランジスタと、前記第２制御端子
と前記第２の電位との間に結合された第１の抵抗素子
と、前記第１制御端子と前記第２のトランジスタの一端
との間の正帰還経路に形成された第２の抵抗素子と、電
流通路の一端と他端及びこの電流通路の電流を制御する
第３制御端子を有し、前記第２のトランジスタの一端に
前記第３制御端子が接続される第２極性の第３のトラン
ジスタと、前記第１の電位と前記第１制御端子との間に
結合された第３の抵抗素子とを具備し、前記第１のトラ
ンジスタの他端に入力に応じた信号が供給され、前記第
１制御端子における基準電位と比較されることにより第
３のトランジスタの一端に出力信号が得られることを特
徴としている。
（作用） この発明では、相異なる極性の第１のトランジスタ及
び第２のトランジスタを互いに正帰還方向に接続した第
１の回路手段により素子数が大幅に削減される。
び第２のトランジスタを互いに正帰還方向に接続した第
１の回路手段により素子数が大幅に削減される。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の一実施例による構成を示す回路図
である。
である。
PNPトランジスタTr1のエミッタは入力信号INの入力端
になっている。Tr1はマルチコレクタを有しており、第
１コレクタは抵抗R1を介して接地電圧GNDに接続され、
第２コレクタは抵抗R2の一端に接続されると共にベース
に接続されている。このTr1のベースは抵抗R3を介して
電源電圧Vccに接続されている。抵抗R2の他端はNPNトラ
ンジスタTr2のコレクタ及びNPNトランジスタTr3のベー
スに接続されている。Tr2のベースは上記Tr1のコレクタ
と抵抗R1との接続点に接続され、エミッタはGNDに接続
されている。Tr3のエミッタはGNDに接続され、コレクタ
は出力信号OUTの出力端になっている。
になっている。Tr1はマルチコレクタを有しており、第
１コレクタは抵抗R1を介して接地電圧GNDに接続され、
第２コレクタは抵抗R2の一端に接続されると共にベース
に接続されている。このTr1のベースは抵抗R3を介して
電源電圧Vccに接続されている。抵抗R2の他端はNPNトラ
ンジスタTr2のコレクタ及びNPNトランジスタTr3のベー
スに接続されている。Tr2のベースは上記Tr1のコレクタ
と抵抗R1との接続点に接続され、エミッタはGNDに接続
されている。Tr3のエミッタはGNDに接続され、コレクタ
は出力信号OUTの出力端になっている。
基準電圧V1はTr1のベース電位であり、抵抗R2とR3の
分割抵抗による分圧比により決定される。以下、上記構
成の回路の動作について説明する。
分割抵抗による分圧比により決定される。以下、上記構
成の回路の動作について説明する。
入力信号INがV1より高く、Tr1のベース，エミッタ間
電圧VBE1以上の電位差があるとTr1がオン状態になる。
これにより、Tr2がオン状態となり、Tr3がオフ状態にな
る。Tr2のコレクタに抵抗R2を介して接続されているTr1
には正帰還がかかることになる。
電圧VBE1以上の電位差があるとTr1がオン状態になる。
これにより、Tr2がオン状態となり、Tr3がオフ状態にな
る。Tr2のコレクタに抵抗R2を介して接続されているTr1
には正帰還がかかることになる。
入力信号INがV1より低いとTr1がオフ状態になる。こ
れにより、Tr2がオフ状態となり、Tr3がオン状態にな
る。
れにより、Tr2がオフ状態となり、Tr3がオン状態にな
る。
ここで、出力OUTを得るTr3がオフするための入力信号
INにおけるスレッシュホールド電圧VthOFFは、 VthOFF＝R2/（R2＋R3）・Vcc ＋R3/（R2＋R3）・VBE3＋VBE1 …（３） また、出力OUTを得るTr3がオンするための入力信号IN
におけるスレッシュホールド電圧VthONは、 VthON≒R2/（R2＋R3）・Vcc＋VBE1 …（４） で表される。
INにおけるスレッシュホールド電圧VthOFFは、 VthOFF＝R2/（R2＋R3）・Vcc ＋R3/（R2＋R3）・VBE3＋VBE1 …（３） また、出力OUTを得るTr3がオンするための入力信号IN
におけるスレッシュホールド電圧VthONは、 VthON≒R2/（R2＋R3）・Vcc＋VBE1 …（４） で表される。
上記構成の回路によれば、６素子という少ない素子数
でヒステリシス（不感帯幅）を有するコンパレータ回路
が構成される。すなわち、上記（３）式におけるR3/（R
2＋R3）・VBE3がヒステリシス分となる。
でヒステリシス（不感帯幅）を有するコンパレータ回路
が構成される。すなわち、上記（３）式におけるR3/（R
2＋R3）・VBE3がヒステリシス分となる。
第２図はこの発明の第２の実施例の構成を示す回路図
である。第１図の回路における抵抗R3とTr1のベースと
の間にカソード，アノード間が接続されたダイオードD1
が挿入されている。このダイオードD1のVF（立ち上がり
電圧）により、Tr1のベース，エミッタ間電圧VBE1の温
度特性変化がキャンセルされるように構成されている。
である。第１図の回路における抵抗R3とTr1のベースと
の間にカソード，アノード間が接続されたダイオードD1
が挿入されている。このダイオードD1のVF（立ち上がり
電圧）により、Tr1のベース，エミッタ間電圧VBE1の温
度特性変化がキャンセルされるように構成されている。
第３図はこの発明の第３の実施例の構成を示す回路図
である。第１図の回路において、Tr1をシングルコレク
タとし、Tr1のコレクタとTr2のベースとの間に抵抗R4を
挿入している。この抵抗R4はTr2へのベース電流を制限
し、Tr2の破壊防止用として構成されている。
である。第１図の回路において、Tr1をシングルコレク
タとし、Tr1のコレクタとTr2のベースとの間に抵抗R4を
挿入している。この抵抗R4はTr2へのベース電流を制限
し、Tr2の破壊防止用として構成されている。
第４図はこの発明の第４の実施例の構成を示す回路図
である。第１図の回路において、入力信号INが供給され
るPNPトランジスタTr1のエミッタとVccとの間に新たに
設けたNPNトランジスタTr4のコレクタ，エミッタ間を接
続し、このTr4のベースに入力信号INが供給されるよう
になっている。エミッタフォロワのTr4を入力トランジ
スタとしたことにより、第１図の構成の回路より入力イ
ンピーダンスが高くなり、入力電流を小さくすることが
できる。
である。第１図の回路において、入力信号INが供給され
るPNPトランジスタTr1のエミッタとVccとの間に新たに
設けたNPNトランジスタTr4のコレクタ，エミッタ間を接
続し、このTr4のベースに入力信号INが供給されるよう
になっている。エミッタフォロワのTr4を入力トランジ
スタとしたことにより、第１図の構成の回路より入力イ
ンピーダンスが高くなり、入力電流を小さくすることが
できる。
第５図はこの発明の第５の実施例の構成を示す回路図
である。第１図の回路において、Tr2のベースのGNDとの
間に新たに設けたNPNトランジスタTr5のコレクタ，エミ
ッタ間を接続し、このTr5のベースに制御信号LINが供給
されるようになっている。この制御信号LINを“H"レベ
ルにすることにより、入力信号INのレベルに関係なくTr
3をオン状態にすることができる。
である。第１図の回路において、Tr2のベースのGNDとの
間に新たに設けたNPNトランジスタTr5のコレクタ，エミ
ッタ間を接続し、このTr5のベースに制御信号LINが供給
されるようになっている。この制御信号LINを“H"レベ
ルにすることにより、入力信号INのレベルに関係なくTr
3をオン状態にすることができる。
第６図はこの発明の第６の実施例の構成を示す回路図
である。第１図の回路におい、Tr3のベースとGNDとの間
に新たに設けたNPNトランジスタTr6のコレクタ，エミッ
タ間を接続し、このTr6のベースに制御信号HINが供給さ
れるようになっている。この制御信号HINを“H"レベル
にすることにより、入力信号INのレベルに関係なくTr3
をオフ状態にすることができる。
である。第１図の回路におい、Tr3のベースとGNDとの間
に新たに設けたNPNトランジスタTr6のコレクタ，エミッ
タ間を接続し、このTr6のベースに制御信号HINが供給さ
れるようになっている。この制御信号HINを“H"レベル
にすることにより、入力信号INのレベルに関係なくTr3
をオフ状態にすることができる。
第７図はこの発明の第６の実施例の構成を示す回路図
であり、上記第２図〜第６図の回路構成をすべて設けた
構成の回路図である。
であり、上記第２図〜第６図の回路構成をすべて設けた
構成の回路図である。
このような種々の機能を設けた実施例回路でも素子数
は11素子であり、これにより素子数の大幅な削減が期待
できる。
は11素子であり、これにより素子数の大幅な削減が期待
できる。
［発明の効果］ 以上説明したようにこの発明によれば、必要かつ最小
限の機能を確保した上で回路の簡素化を図り、ICチップ
サイズの縮小に寄与するコンパレータ回路が提供でき
る。
限の機能を確保した上で回路の簡素化を図り、ICチップ
サイズの縮小に寄与するコンパレータ回路が提供でき
る。
第１図はこの発明の一実施例による構成を示す回路図、
第２図はこの発明の第２の実施例による構成を示す回路
図、第３図はこの発明の第３の実施例による構成を示す
回路図、第４図はこの発明の第４の実施例による構成を
示す回路図、第５図はこの発明の第５の実施例による構
成を示す回路図、第６図はこの発明の第６の実施例によ
る構成を示す回路図、第７図はこの発明の第７の実施例
による構成を示す回路図、第８図は従来のコンパレータ
回路の構成を示す回路図である。 Tr1……PNPトランジスタ、Tr2,Tr3……NPNトランジス
タ、R1,R2,R3……抵抗。
第２図はこの発明の第２の実施例による構成を示す回路
図、第３図はこの発明の第３の実施例による構成を示す
回路図、第４図はこの発明の第４の実施例による構成を
示す回路図、第５図はこの発明の第５の実施例による構
成を示す回路図、第６図はこの発明の第６の実施例によ
る構成を示す回路図、第７図はこの発明の第７の実施例
による構成を示す回路図、第８図は従来のコンパレータ
回路の構成を示す回路図である。 Tr1……PNPトランジスタ、Tr2,Tr3……NPNトランジス
タ、R1,R2,R3……抵抗。
Claims (6)
- 【請求項１】電流通路の一端と他端及びこの電流通路の
電流を制御する第１制御端子を有する第１極性の第１の
トランジスタと、 電流通路の一端と他端及びこの電流通路の電流を制御す
る第２制御端子を有し、一端は前記第１制御端子と結合
され、第２制御端子は前記第１のトランジスタの一端と
結合されて、第１と第２の電位との間で正帰還動作する
ように構成された第２極性の第２のトランジスタと、 前記第２制御端子と前記第２の電位との間に結合された
第１の抵抗素子と、 前記第１制御端子と前記第２のトランジスタの一端との
間の正帰還経路に形成された第２の抵抗素子と、 電流通路の一端と他端及びこの電流通路の電流を制御す
る第３制御端子を有し、前記第２のトランジスタの一端
に前記第３制御端子が接続される第２極性の第３のトラ
ンジスタと、 前記第１の電位と前記第１制御端子との間に結合された
第３の抵抗素子と を具備し、 前記第１のトランジスタの他端に入力に応じた信号が供
給され、前記第１制御端子における基準電位と比較され
ることにより第３のトランジスタの一端に出力信号が得
られることを特徴とするコンパレータ回路。 - 【請求項２】前記第１のトランジスタの温度による特性
変動の補償手段をさらに具備することを特徴とする請求
項１記載のコンパレータ回路。 - 【請求項３】前記第１のトランジスタの他端と第１の電
位との間にエミッタフォロワ構成とする第４のトランジ
スタをさらに具備することを特徴とする請求項１記載の
コンパレータ回路。 - 【請求項４】前記第１のトランジスタの一端と前記第２
のトランジスタの制御端子との間に結合される第４の抵
抗素子をさらに具備することを特徴とする請求項１記載
のコンパレータ回路。 - 【請求項５】電流通路の一端と他端及びこの電流通路の
電流を制御する第４制御端子を有し、一端は前記第２制
御端子に、他端は前記第２の電位に結合される第４のト
ランジスタをさらに具備することを特徴とする請求項１
記載のコンパレータ回路。 - 【請求項６】電流通路の一端と他端及びこの電流通路の
電流を制御する第４制御端子を有し、一端と他端が前記
第２のトランジスタの一端と他端に並列に結合される第
４のトランジスタをさらに具備することを特徴とする請
求項１記載のコンパレータ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127471A JP2573393B2 (ja) | 1990-05-17 | 1990-05-17 | コンパレータ回路 |
| US07/700,415 US5206542A (en) | 1990-05-17 | 1991-05-15 | Comparator having a reduced number of elements |
| KR1019910007841A KR950005811B1 (ko) | 1990-05-17 | 1991-05-15 | 비교기 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127471A JP2573393B2 (ja) | 1990-05-17 | 1990-05-17 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0422214A JPH0422214A (ja) | 1992-01-27 |
| JP2573393B2 true JP2573393B2 (ja) | 1997-01-22 |
Family
ID=14960749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127471A Expired - Fee Related JP2573393B2 (ja) | 1990-05-17 | 1990-05-17 | コンパレータ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5206542A (ja) |
| JP (1) | JP2573393B2 (ja) |
| KR (1) | KR950005811B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4018372B2 (ja) * | 2001-11-14 | 2007-12-05 | シャープ株式会社 | コンパレータ回路および赤外線信号受信装置 |
| DE102006040832B4 (de) * | 2005-09-30 | 2010-04-08 | Texas Instruments Deutschland Gmbh | Niedrigstleistungs-CMOS-Oszillator zur Niederfrequenztakterzeugung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3733498A (en) * | 1971-09-27 | 1973-05-15 | Telex Computer Products | Dual-voltage feedback comparator for simultaneously monitoring a positive and negative voltage |
| JPS5346587B2 (ja) * | 1974-02-14 | 1978-12-14 | ||
| FR2309084A1 (fr) * | 1975-04-22 | 1976-11-19 | Radiotechnique Compelec | Dispositif a seuils pour circuits logiques integres |
| JPS601980B2 (ja) * | 1979-05-23 | 1985-01-18 | 富士通株式会社 | 自動リセット回路 |
| US4613768A (en) * | 1984-11-13 | 1986-09-23 | Gte Communication Systems Corp. | Temperature dependent, voltage reference comparator/diode |
| US4701639A (en) * | 1985-12-09 | 1987-10-20 | National Semiconductor Corporation | Threshold detector circuit and method |
| US5057709A (en) * | 1990-11-01 | 1991-10-15 | Motorola Inc. | Current threshold detector circuit |
-
1990
- 1990-05-17 JP JP2127471A patent/JP2573393B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-15 KR KR1019910007841A patent/KR950005811B1/ko not_active IP Right Cessation
- 1991-05-15 US US07/700,415 patent/US5206542A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5206542A (en) | 1993-04-27 |
| JPH0422214A (ja) | 1992-01-27 |
| KR950005811B1 (ko) | 1995-05-31 |
| KR910021036A (ko) | 1991-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08288804A (ja) | 比較器回路 | |
| JPH05206757A (ja) | 集積増幅器 | |
| JP2669389B2 (ja) | 電圧電流変換回路 | |
| US4268789A (en) | Limiter circuit | |
| JPH0449287B2 (ja) | ||
| US4611136A (en) | Signal delay generating circuit | |
| JP2573393B2 (ja) | コンパレータ回路 | |
| KR920010238B1 (ko) | 증폭회로 | |
| JPH09105763A (ja) | コンパレータ回路 | |
| JP3628587B2 (ja) | 電流スイッチ回路およびそれを用いるｄ／ａコンバータ | |
| JPH0230902Y2 (ja) | ||
| JPH03283811A (ja) | レベル変換回路 | |
| JP3526484B2 (ja) | 高入力インピーダンス回路 | |
| JP2789746B2 (ja) | ３値論理回路 | |
| KR940002237Y1 (ko) | 히스테리시스를 갖는 커런트 모드 비교기 | |
| JPH0749541Y2 (ja) | トランジスタスイッチ回路 | |
| KR930004584Y1 (ko) | 슈미트 트리거회로 | |
| JPH0151207B2 (ja) | ||
| JPH065812B2 (ja) | 振幅制限回路 | |
| JP2579932B2 (ja) | ヒステリシスコンパレ−タ | |
| JP2554543B2 (ja) | 電源回路 | |
| JPH0537549Y2 (ja) | ||
| JP2687160B2 (ja) | スイッチ回路 | |
| JPH063868B2 (ja) | 差動型コンパレ−タ回路 | |
| JPH042003B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |