JPS58182922A - 入力インタ−フエイス回路 - Google Patents
入力インタ−フエイス回路Info
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- JPS58182922A JPS58182922A JP57066615A JP6661582A JPS58182922A JP S58182922 A JPS58182922 A JP S58182922A JP 57066615 A JP57066615 A JP 57066615A JP 6661582 A JP6661582 A JP 6661582A JP S58182922 A JPS58182922 A JP S58182922A
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- JP
- Japan
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- transistor
- circuit
- resistances
- level
- potential
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- Granted
Links
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ヒステリシス特性を有する１３５回路の入
力インターフェイス回路に関する。
力インターフェイス回路に関する。
従来、Ｉｔし回路の入力インターフェイス回路として特
開昭５４−１０２９５５号公報に第１図に示す回路が開
示されている。すなわち、電源Ｖｅｅと接地点との間に
、入力信号（クロ、り信号）ＣＰが供給されて導通制御
されるトランジスタＱ１および抵抗Ｒ１ｒ Ｒ＠が直列
接続され、上記抵抗Ｒ１，Ｒ，の接続点の電位で次段の
１”Ｌ回路１１の入力ｒ−トと接地点間に接続されたト
ランジスタＱｓが導通制御される。
開昭５４−１０２９５５号公報に第１図に示す回路が開
示されている。すなわち、電源Ｖｅｅと接地点との間に
、入力信号（クロ、り信号）ＣＰが供給されて導通制御
されるトランジスタＱ１および抵抗Ｒ１ｒ Ｒ＠が直列
接続され、上記抵抗Ｒ１，Ｒ，の接続点の電位で次段の
１”Ｌ回路１１の入力ｒ−トと接地点間に接続されたト
ランジスタＱｓが導通制御される。
上記のような構成において、入力信号ＣＰがハイ（”Ｉ
（−）レベルになるとトランジスタＱ１がオン状態とな
り、トランジスタＱｍは抵抗Ｒ１。
（−）レベルになるとトランジスタＱ１がオン状態とな
り、トランジスタＱｍは抵抗Ｒ１。
Ｒ，で分圧された電圧で導通制御されるのでこのトラン
ジスタＱｍ もオン状態となる。従って、次段のＩ”Ｌ
回路の入力ｒ−トはロー（’Ｌ″）レベルとなる。また
、入力信号ＣＰが”Ｌ″レベルなるとトランジスタＱｌ
がオフ状態となるので、トランジスタｑ３もオフ状態と
なり、Ｉ”Ｌ回路１１の入力ｅ−）は１Ｈ”レベルとな
る。
ジスタＱｍ もオン状態となる。従って、次段のＩ”Ｌ
回路の入力ｒ−トはロー（’Ｌ″）レベルとなる。また
、入力信号ＣＰが”Ｌ″レベルなるとトランジスタＱｌ
がオフ状態となるので、トランジスタｑ３もオフ状態と
なり、Ｉ”Ｌ回路１１の入力ｅ−）は１Ｈ”レベルとな
る。
しかし、上記のような構成では回路にヒステリシス特性
がないため、ノイズ等による入力信号レベルの変動によ
り誤動作を生じ易い欠点がある。
がないため、ノイズ等による入力信号レベルの変動によ
り誤動作を生じ易い欠点がある。
第３図は、ヒステリシス特性を有するサイリスタ方式の
入力インターフェイス回路で、特開昭５１−１３０１６
０号公報に開示されている。
入力インターフェイス回路で、特開昭５１−１３０１６
０号公報に開示されている。
その構成は、信号入力端子Ｓと接地点ＧＮ′ＤＩＶｌＫ
抵抗Ｒ３およびサイリスタ接続されたトランジスタＱ３
１Ｑ４が直列接続されるとともに、信号出力端子Ｏと接
地点ＧＮＤ １ｉｆｔ ＩＣ出力トランジスタＱｉが接
続され、このトランジスタＱ、のペースがトランジスタ
Ｑ４のコレクタに接続サレる。そして、上言己トランジ
スタＱａのベースには定電流ｆｊＩＩから定電流が供給
されるように構成されている。
抵抗Ｒ３およびサイリスタ接続されたトランジスタＱ３
１Ｑ４が直列接続されるとともに、信号出力端子Ｏと接
地点ＧＮＤ １ｉｆｔ ＩＣ出力トランジスタＱｉが接
続され、このトランジスタＱ、のペースがトランジスタ
Ｑ４のコレクタに接続サレる。そして、上言己トランジ
スタＱａのベースには定電流ｆｊＩＩから定電流が供給
されるように構成されている。
上記のような構成において、入力信号が”Ｈ″レベル２
ｖｍｍ）になると、サイリスタが導通状態、つまり、ト
ランジスタＱｓｅＱａがオン状態となる。従って、定電
流源Ｉから供給される定電流は、トランジスタＱ４を介
して接地点ＧＮＤに導びかれるので、トランジスタＱｌ
はオフ状態となり、出力端子Ｏは゛Ｈ″レベルとなる。
ｖｍｍ）になると、サイリスタが導通状態、つまり、ト
ランジスタＱｓｅＱａがオン状態となる。従って、定電
流源Ｉから供給される定電流は、トランジスタＱ４を介
して接地点ＧＮＤに導びかれるので、トランジスタＱｌ
はオフ状態となり、出力端子Ｏは゛Ｈ″レベルとなる。
また、入力信号が＠Ｌ”レベル（Ｖａｔ ＋ Ｖｃ璽５
ａｔ）となるとサイリスタは非導通状態となるので、ト
ランジスタＱｓはオン状態となり、出力端子０は“Ｌ″
レベルなる。ここでｖｃＥ ｓａｔはトランジスタＱｓ
、Ｑａのサチレーシ、ン電圧である。
ａｔ）となるとサイリスタは非導通状態となるので、ト
ランジスタＱｓはオン状態となり、出力端子０は“Ｌ″
レベルなる。ここでｖｃＥ ｓａｔはトランジスタＱｓ
、Ｑａのサチレーシ、ン電圧である。
従って、この回路は反転電圧がｒ２ＶｍｍＪとｒ Ｖｉ
ａ ＋ Ｖｃｍ ｓａｔ Ｊの２つの電圧を有する。す
なわち、ヒステリシス特性を有する。
ａ ＋ Ｖｃｍ ｓａｔ Ｊの２つの電圧を有する。す
なわち、ヒステリシス特性を有する。
しかし、上記のような構成では、回路しきい値ＶＴＩ４
は％ｒ２Ｖ、、Ｊと「Ｖｍｇ ＋Ｖｃｇ ｓａｔ Ｊ
（！： ）２ 点に固定されており、その幅（ヒステリ
シス幅）も約０．５ｖの低い値に固定されるとともに、
入力インピーダンスも小さい欠点がある。
は％ｒ２Ｖ、、Ｊと「Ｖｍｇ ＋Ｖｃｇ ｓａｔ Ｊ
（！： ）２ 点に固定されており、その幅（ヒステリ
シス幅）も約０．５ｖの低い値に固定されるとともに、
入力インピーダンスも小さい欠点がある。
この発明は上記のような事情を鑑みてなされた本ので、
その目的とするところは、回路しきい値およびヒステリ
シス幅を任意に設定でき、且つ高入力インピーダンスな
入力インターフェイス回路を提供することである。
その目的とするところは、回路しきい値およびヒステリ
シス幅を任意に設定でき、且つ高入力インピーダンスな
入力インターフェイス回路を提供することである。
すなわち、この発明においては、電源と接地点との間に
入力信号が供給される第１のトランジスタおよび第１．
第２．第３の抵抗を直列接続して設けるとともに、電源
と接地点間に第２のトランジスタを設けて上記第１．第
２の抵抗の接続点の電位で導通制御する。さらに、第２
．第３の抵抗と接地点間に第３のトランジスタを設け、
上記第２のトランジスタの一端の電位で導通制御し、こ
の第２のトランジスタの一端から出力を得るように構成
したものである。
入力信号が供給される第１のトランジスタおよび第１．
第２．第３の抵抗を直列接続して設けるとともに、電源
と接地点間に第２のトランジスタを設けて上記第１．第
２の抵抗の接続点の電位で導通制御する。さらに、第２
．第３の抵抗と接地点間に第３のトランジスタを設け、
上記第２のトランジスタの一端の電位で導通制御し、こ
の第２のトランジスタの一端から出力を得るように構成
したものである。
以下、この発明の一実施例について図面を参照して説明
する。第３図はその構成を示すもので、一方の電源子と
他方の電源−（接地点ＧＮＤ）との間に入力信号Ｖｌｎ
が供給される第１のトランジスタＱ・および第１．第２
．第３の抵抗８４１Ｒ，＃Ｒ・が直列接続されるととも
に、電源子と接地点ＧＮＤとの間に負荷抵抗Ｒ，および
第２のトランジスタＱマが直列接続され、第２のトラン
ジスタＱｔ Ｆｉ第１１第２の抵抗Ｒ４゜Ｒ，の接続点
の電位で導通制御される。さらに、上記第２．第３の抵
抗Ｒ，，Ｒ・の接続点と接地点ＧＮＤとの間に第３のト
ランジスタＱ・が接続され、抵抗Ｒ１と第２のトランジ
スタＱマとの接続点の電位で導通制御される。そして、
出力端子ｏｕｔと接地点ＧＮＤとの間に接続された出力
トランジスタＱ書を上記抵抗Ｒ１とトランジスタＱマと
の接続点の電位で導通制御するようにして成る。
する。第３図はその構成を示すもので、一方の電源子と
他方の電源−（接地点ＧＮＤ）との間に入力信号Ｖｌｎ
が供給される第１のトランジスタＱ・および第１．第２
．第３の抵抗８４１Ｒ，＃Ｒ・が直列接続されるととも
に、電源子と接地点ＧＮＤとの間に負荷抵抗Ｒ，および
第２のトランジスタＱマが直列接続され、第２のトラン
ジスタＱｔ Ｆｉ第１１第２の抵抗Ｒ４゜Ｒ，の接続点
の電位で導通制御される。さらに、上記第２．第３の抵
抗Ｒ，，Ｒ・の接続点と接地点ＧＮＤとの間に第３のト
ランジスタＱ・が接続され、抵抗Ｒ１と第２のトランジ
スタＱマとの接続点の電位で導通制御される。そして、
出力端子ｏｕｔと接地点ＧＮＤとの間に接続された出力
トランジスタＱ書を上記抵抗Ｒ１とトランジスタＱマと
の接続点の電位で導通制御するようにして成る。
上記のような構成において、まず、入力信号Ｖｌｎが低
レベルから高レベルに上昇する場合について説明する。
レベルから高レベルに上昇する場合について説明する。
入力信号電圧Ｗｉｎが低レベル（例えばＶｉａ ：ＯＶ
）の時には、トランジスタＱｓ−Ｑγがオフ状態とな
るので、トランジスタＱ、はオン状態となる。従って、
抵抗ＲｓとＲ・との接続点の電位は接地レベルとなる。
）の時には、トランジスタＱｓ−Ｑγがオフ状態とな
るので、トランジスタＱ、はオン状態となる。従って、
抵抗ＲｓとＲ・との接続点の電位は接地レベルとなる。
そして、入力信号Ｖｉｎのレベルが徐々に上昇して、抵
抗Ｒ４＋Ｒ＠の接続点の電圧がトランジスタＱｙのペー
ス・エミ、り間室圧ＶｌＫと等しくなると、このトラン
ジスタＱｙはオン状態となるので、トランジスタＱｓは
オフ状態となる。この反転電圧は下式（１）で求められ
る。
抗Ｒ４＋Ｒ＠の接続点の電圧がトランジスタＱｙのペー
ス・エミ、り間室圧ＶｌＫと等しくなると、このトラン
ジスタＱｙはオン状態となるので、トランジスタＱｓは
オフ状態となる。この反転電圧は下式（１）で求められ
る。
上式における反転レベルをＶｉｎ ＝ Ｖｔｂ＋ と
すると反転レベルＶｔｈａ は下式（２）で示される
。
すると反転レベルＶｔｈａ は下式（２）で示される
。
入力信号Ｖｉｎがｖｔｈ、 を越えると、トランジス
タＱ―はオフ状態となるので、出力信号Ｖ・ｕｔＶｉ＠
Ｈ″しくルとなる。
タＱ―はオフ状態となるので、出力信号Ｖ・ｕｔＶｉ＠
Ｈ″しくルとなる。
次に、入力信号Ｖｉｎのレベルが高レベルから低レベル
に低下する場合は、入力信号Ｖｉｎが高レベルの状態で
は、トランジスタＱ！はオン状態、Ｑ、はオフ状態であ
るので、抵抗Ｒ＠は解放されている。そして、入力信号
Ｖｉｎのレベルが徐々に低下して、抵抗Ｒ４，Ｒ，の接
続点の電位、つま妙トランジスタＱ丁のベース電位Ｏ低
くなる。そして、下式（３）で示す電圧でこのトランジ
スタＱ１がオフ状態となる。
に低下する場合は、入力信号Ｖｉｎが高レベルの状態で
は、トランジスタＱ！はオン状態、Ｑ、はオフ状態であ
るので、抵抗Ｒ＠は解放されている。そして、入力信号
Ｖｉｎのレベルが徐々に低下して、抵抗Ｒ４，Ｒ，の接
続点の電位、つま妙トランジスタＱ丁のベース電位Ｏ低
くなる。そして、下式（３）で示す電圧でこのトランジ
スタＱ１がオフ状態となる。
この反転レベルをＶＬｎ ＝ Ｖｔｈｂとすると反転レ
ベルｖｔｈＬは下式（４）で示される。
ベルｖｔｈＬは下式（４）で示される。
ところで、抵抗Ｒ・の抵抗値は、負になることはない（
Ｒ・≧０）ので、ｒ Ｖｔｈｎ≧ｖｔｈＬｊである。従
って、回路しきい値は第４図に示す関係を生じ、この回
路はヒステリシスを持つことになる。このヒステリシス
幅Δｖｔｈは、下式（５）で与えられる。
Ｒ・≧０）ので、ｒ Ｖｔｈｎ≧ｖｔｈＬｊである。従
って、回路しきい値は第４図に示す関係を生じ、この回
路はヒステリシスを持つことになる。このヒステリシス
幅Δｖｔｈは、下式（５）で与えられる。
上述したように回路しきい値とヒステリシス幅は、抵抗
Ｒａ ＃ Ｒ＠ ＋ Ｒ−の比で任意に設定できる
。また、入力端子１ｎ から供給される入力信号電流
１１ｎは、トランジスタＱ・のペース′＃ｌ流であるの
で、 で与えられる。ここで、βはＮＰＮ形トランジスタのエ
ミッタ接地電流増率である。従って、βを大きく設定で
きるので、回路の入力電流は小さい。つまり高入力イン
ピーダンスが実現できる。
Ｒａ ＃ Ｒ＠ ＋ Ｒ−の比で任意に設定できる
。また、入力端子１ｎ から供給される入力信号電流
１１ｎは、トランジスタＱ・のペース′＃ｌ流であるの
で、 で与えられる。ここで、βはＮＰＮ形トランジスタのエ
ミッタ接地電流増率である。従って、βを大きく設定で
きるので、回路の入力電流は小さい。つまり高入力イン
ピーダンスが実現できる。
第５図は、上記第３図の回路の動作を確認するための実
験に使用した回路を示すもので、図において、抵抗Ｒ，
＝Ｒ，＝ＩＫΩ 、Ｒ藝＝１０にΩ、Ｒ，＝２．２にΩ
とし、電源電圧Ｖｃｅ−５Ｖで測定した。理論値は、上
式（２） 、 （４）から、ＶｔｈＨ＝ ３ Ｖｉａ
（約２．ＩＶ）ＶｔｈＬ＝ ２． Ｉ ＶＩＩｘ （約
１．５Ｖ）であるのに対し、実測値は、 Ｖｔｈｕ ＝ ２．２ Ｖ Ｖｔｈｂ ＝ １．６ Ｖ となり、設計値とほぼ一致した。ここで、入力信号の周
波数ｆ１．を１０ ｋＨｚとしている。なお、この回路
においては出力をトランジスタＱｙのコレクタから得て
いるので、出力は、上記第３図の内１路とは論理レベル
が逆になる。
験に使用した回路を示すもので、図において、抵抗Ｒ，
＝Ｒ，＝ＩＫΩ 、Ｒ藝＝１０にΩ、Ｒ，＝２．２にΩ
とし、電源電圧Ｖｃｅ−５Ｖで測定した。理論値は、上
式（２） 、 （４）から、ＶｔｈＨ＝ ３ Ｖｉａ
（約２．ＩＶ）ＶｔｈＬ＝ ２． Ｉ ＶＩＩｘ （約
１．５Ｖ）であるのに対し、実測値は、 Ｖｔｈｕ ＝ ２．２ Ｖ Ｖｔｈｂ ＝ １．６ Ｖ となり、設計値とほぼ一致した。ここで、入力信号の周
波数ｆ１．を１０ ｋＨｚとしている。なお、この回路
においては出力をトランジスタＱｙのコレクタから得て
いるので、出力は、上記第３図の内１路とは論理レベル
が逆になる。
ところで、この発明による回路においては、比較的簡単
な構成となっているので、高速なスイッチング動作が可
能であり、入力信号の周波数ｆＸＮがＩ ＭＨｚでも正
常な動作が確認できた。
な構成となっているので、高速なスイッチング動作が可
能であり、入力信号の周波数ｆＸＮがＩ ＭＨｚでも正
常な動作が確認できた。
７１ｗ ＝ Ｉ ＷｉＨ２の三角波を入力した場合、立
ち上がり時間ｔｙ ＝ ４０ ｎ５ｅｃ 、立ち下がり
時間ｔｆ＝６ＯｎｌＩ・Ｃと極めて速い応答性である。
ち上がり時間ｔｙ ＝ ４０ ｎ５ｅｃ 、立ち下がり
時間ｔｆ＝６ＯｎｌＩ・Ｃと極めて速い応答性である。
なお、この発明は上記実施例に限定されるものではなく
、柚々変形して実施が可能であり、例えば第６図に示す
ように構成しても良い。すなわち、この回路においては
、上記第３図の構成に加えて、トランジスタＱ、〜Ｑ、
のペースにそれぞれ抵抗Ｒｓ〜Ｒ１１を設けたものであ
る。
、柚々変形して実施が可能であり、例えば第６図に示す
ように構成しても良い。すなわち、この回路においては
、上記第３図の構成に加えて、トランジスタＱ、〜Ｑ、
のペースにそれぞれ抵抗Ｒｓ〜Ｒ１１を設けたものであ
る。
図において、トランジスタＱ・のペース抵抗Ｒｓは、こ
のトランジスタＱ６の保護用であり、トランジスタＱｙ
−Ｑｓのペース抵抗Ｒ９〜Ｒ１１は、各トランジスタＱ
７〜Ｑ−のＶｌｍの不整合を補償するものである。この
ような構成によれば、入力トランジスタＱ−の保護が行
なえるとともに、安定な動作が得られる。
のトランジスタＱ６の保護用であり、トランジスタＱｙ
−Ｑｓのペース抵抗Ｒ９〜Ｒ１１は、各トランジスタＱ
７〜Ｑ−のＶｌｍの不整合を補償するものである。この
ような構成によれば、入力トランジスタＱ−の保護が行
なえるとともに、安定な動作が得られる。
第７図は、この発明の他の実施例を示すもので、上記第
３図の回路におけるトランジスタＱγ〜Ｑ―をＩ”Ｌｆ
−）で構成したもので、トランジスタＱｙ’はマルチコ
レクタ形のトランジスタである。この回路においては、
上記＠３図のトランジスタＱｔのコレクタ抵抗Ｒマは不
要となる。これは、トランジスタＱ？’のコレクタに接
続されているトランジスタＱ＠ ＋Ｑ會のペースにはそ
れぞれ、ペースが接地されて導通設定されたトランジス
タＱＩＯ、Ｑ＋ｔを介して電流が供給されているためで
ある。このような構成においても上記実施例と同様な効
果が得られる。
３図の回路におけるトランジスタＱγ〜Ｑ―をＩ”Ｌｆ
−）で構成したもので、トランジスタＱｙ’はマルチコ
レクタ形のトランジスタである。この回路においては、
上記＠３図のトランジスタＱｔのコレクタ抵抗Ｒマは不
要となる。これは、トランジスタＱ？’のコレクタに接
続されているトランジスタＱ＠ ＋Ｑ會のペースにはそ
れぞれ、ペースが接地されて導通設定されたトランジス
タＱＩＯ、Ｑ＋ｔを介して電流が供給されているためで
ある。このような構成においても上記実施例と同様な効
果が得られる。
以上説明したようにこの発明によれば、回路しきい値お
よびヒステリシス幅を任意に設定でき、゛且つ高入力イ
ンビーダンスな入力インターフェイス回路が得られる。
よびヒステリシス幅を任意に設定でき、゛且つ高入力イ
ンビーダンスな入力インターフェイス回路が得られる。
第１ｉｄおよび第２図はそれぞれ従来の入力インターフ
ェイス回路を示す図、第３図はこの発明の一実施例に係
る入力インターフェイス回路を示す図、第４図は上記第
３図の回路の入力信号レベルと出力信号レベルとの関係
を示す図、第５図はこの発明による入力インターフェイ
ス回路の動作を確認するために使用した実験回路を示す
図、第６図および第７図はそれぞれこの発明の他の実施
例を示す回路図である。 Ｑ−〜Ｑ會・・・トランジスタ、Ｒ４〜Ｒ？・・・抵抗
、Ｖｉｎ・・・入力信号、Ｖｏｕｔ・・・出力信号、＋
・・・一方の′電源、−・・・他方の電源（接地点）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 りｌ：Ｏ 第３図 （ＧＮＤ） 第４図 １ 中
ェイス回路を示す図、第３図はこの発明の一実施例に係
る入力インターフェイス回路を示す図、第４図は上記第
３図の回路の入力信号レベルと出力信号レベルとの関係
を示す図、第５図はこの発明による入力インターフェイ
ス回路の動作を確認するために使用した実験回路を示す
図、第６図および第７図はそれぞれこの発明の他の実施
例を示す回路図である。 Ｑ−〜Ｑ會・・・トランジスタ、Ｒ４〜Ｒ？・・・抵抗
、Ｖｉｎ・・・入力信号、Ｖｏｕｔ・・・出力信号、＋
・・・一方の′電源、−・・・他方の電源（接地点）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 りｌ：Ｏ 第３図 （ＧＮＤ） 第４図 １ 中
Claims (1)
- 電源と接地点間に直列接続される第１のトランジスタお
よび第１．第２．第３の抵抗の直列回路と、電源と接地
点間に設けられ上記第１゜第２の抵抗の接続点の電位で
導通制御される第２のトランジスタと、上記第２．第３
の抵抗の接続点と接地点間に設けられ上記第２のトラン
ジスタの一端の電位で導通制御される第３のトランジス
タとを具備し、上記第１のトランジスタに入力信号を供
給して導通制御し、上記第２のトランジスタの一端の電
位で次段の１”Ｌ回路を駆動するように構成したこと特
徴とする入力インターフェイス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57066615A JPS58182922A (ja) | 1982-04-21 | 1982-04-21 | 入力インタ−フエイス回路 |
| EP83103570A EP0092156B1 (en) | 1982-04-21 | 1983-04-13 | An input interface circuit for a logic device |
| DE8383103570T DE3377186D1 (en) | 1982-04-21 | 1983-04-13 | An input interface circuit for a logic device |
| US06/485,248 US4614884A (en) | 1982-04-21 | 1983-04-15 | Input interface circuit as a buffer of a logic device to improve the signal to noise ratio of the logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57066615A JPS58182922A (ja) | 1982-04-21 | 1982-04-21 | 入力インタ−フエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182922A true JPS58182922A (ja) | 1983-10-26 |
| JPH0368573B2 JPH0368573B2 (ja) | 1991-10-29 |
Family
ID=13320980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57066615A Granted JPS58182922A (ja) | 1982-04-21 | 1982-04-21 | 入力インタ−フエイス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4614884A (ja) |
| EP (1) | EP0092156B1 (ja) |
| JP (1) | JPS58182922A (ja) |
| DE (1) | DE3377186D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5107507A (en) * | 1988-05-26 | 1992-04-21 | International Business Machines | Bidirectional buffer with latch and parity capability |
| US5173619A (en) * | 1988-05-26 | 1992-12-22 | International Business Machines Corporation | Bidirectional buffer with latch and parity capability |
| US5043601A (en) * | 1988-08-26 | 1991-08-27 | U.S. Philips Corporation | Wide-band amplifier useful for squarewave signals |
| US5949248A (en) * | 1997-10-02 | 1999-09-07 | Motorola Inc. | Apparatus and method for dynamic hardening of a digital circuit |
| US20120019227A1 (en) * | 2010-07-23 | 2012-01-26 | Panasonic Semiconductor Asia Pte., Ltd. | Power supply circuit |
Citations (1)
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|---|---|---|---|---|
| JPS56166633A (en) * | 1980-05-27 | 1981-12-21 | Sharp Corp | Switching circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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