JPH0250615A - リセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、電源投入時に自動的に各種回路をリセットす
るリセット回路に関するものである。

（従来の技術） 従来、この種の回路には、リセットレベルとして高レベ
ル（以下、ＩＩ　Ｈ＋＋という）リセット用のリセット
回路と、低レベル（以下、“Ｌ”という）リセット用の
リセット回路とがある。例えば、”Ｈ″リセツト用リセ
ット回路としては、第２図のようなものが知られている
。

第２図のリセット回路は、電源電圧Ｖｃｃ用の第１の電
源端子１、接地電位Ｖｓｓ用の第２の電源端子２、及び
リセット出力用の出力端子３を有し、その電源端子１．
２間には、コンデンサ４、出力端子３及び抵抗５が直列
に接続されている。

第３図は第２図の動作波形図であり、横軸は電源投入時
からの経過時間ｔを、縮軸は電圧■を表わす。

第２図の動作を説明すると、第１と第２の電源端子１，
２間に電源が投入された場合、その端子１．２間の電圧
Ｖ１２は第３図の実線で示すように上昇し、定められた
電源電圧Ｖｃｃに達して一定な値となる。一方、出力端
子３と電源端子２間の電圧Ｖ３２は、第３図の破線で示
すように、始めは電圧Ｖ１２に沿って上昇するが、その
電圧Ｖ１２が一定になると共に、コンデンサ４及び抵抗
５で決まる時定数で減少を始め、最後には０電位となる
。この端子３．２間の電圧を通常リセット電圧として使
用し、出力端子３に接続される回路をリセットした後、
その回路を動作させるようにしている。

（発明が解決しようとする課題） しかしながら、上記構成のリセット回路では、次のよう
な課題があった。

第４図は第２図の他の動作波形図である。例えば、第２
図の電源端子１．２に接続される電源回路の容量等によ
り、電源投入時の電源電圧の上昇時間が、第４図のＶ１
２ａ　（電源端子１．２間電圧）に示すように長くかか
る場合、コ、ンデンサ４と抵抗５による微分信号が抵抗
５に出るため、出力端子３と電源端子２間の電圧Ｖ３２
ａが第４図に示すように、大きな値にならず、リセット
信号としてはレベルが低すぎ、使用できないという問題
が生じる。この解決策としては、コンデンサ４の値を十
分大きな値にするか、あるいは抵抗５の値を十分大きく
することが考えられる。ところが、コンデンサ４の容量
を大きくすると、形状が太きくなるため、小型化回路に
は向いていない。一方、抵抗５の値を大きくした場合、
出力端子３に接続される被リセット回路のインピーダン
スが十分大きければよいが、一般的にはインピーダンス
がそう大きくないため、リセット用の駆動能力が低下し
てしまう。そのため、小型で、駆動能力の大きなリセッ
ト回路を得ることが困難であった。

本発明は前記従来技術が持っていた課題として、電源投
入時の電源電圧の上昇の時間が長くなると、リセット出
力が不安定になる点、及び回路が大型化し、駆動能力が
低下する点について形状したリセット回路を提供するも
のである。

（課題を解決するための手段） 本発明は前記課題を解決するために、電源電圧の投入時
にリセット信号を出力するリセット回路において、前記
電源電圧が印加される第１と第２の電源端子間に直列に
接続された抵抗、出力端子及びトランジスタと、前記電
源電圧が一定電圧値以上になると導通して前記トランジ
スタを導通させる定電圧ダイオードとを備えたものであ
る。

（作用） 本発明によれば、以上のようにリセット回路を構成しな
ので、定電圧ダイオードは、電源電圧投入時における電
源電圧が所定レベルまで上昇すると、導通してトランジ
スタを導通または非導通にさせる。すると、トランジス
タと抵抗間の出力端子上の電圧が急激に変化し、その出
力端子からリセット信号が出力される。これにより、電
源電圧レベルの大きさに応じたリセット信号の出力が可
能になる。従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の第１の実施例を示す“Ｈ”リセット用
のリセット回路の回路図である。

このリセット回路は、電源電圧Ｖｃｅ用の第１の電源端
子１１、接地電位Ｖｓｓ用の第２の電源端子１２、及び
リセット信号用の出力端子１３を有し、その第１の電源
端子１１には、出力用抵抗１４及び出力端子１３を介し
てＮＰＮ型トランジスタ１５のコレクタが接続され、そ
のエミッタが第２の電源端子１２に接続されている。ま
た、第１の電源端子１１には、電流抑制用の抵抗１６を
介して定電圧ダイオード１７のカソードが接続され、そ
のアノードがトランジスタ１５のベースに接続されると
共に、バイアス用の抵抗１８を介して第２の電源端子１
２に接続されている。

第５図は第１図の動作波形図であり、この図を参照しつ
つ第１図の動作を説明する。なお、第５図の横軸は電源
投入時からの経過時間ｔ、１軸は電圧■を表わし、実線
曲線は電源端子１１．１２間の電圧Ｖｌｌ・１２、破線
曲線は出力端子１３と電源端子１２間の電圧Ｖ１３・１
２である。

電源端子１１．１２間に電源電圧が加わり、その端子間
電圧Ｖｌｌ・１２がある程度上昇すると、定電圧ダイオ
ード１７が導通し、抵抗１６、定電圧ダイオード１７及
び抵抗１８に電流が流れ出す。

抵抗１８の電圧降下値がある程度高くなると、トランジ
スタ１５のベース電流が流れ出し、これによりトランジ
スタ１５のコレクタ電流が流れ、そのコレクタ電流が抵
抗１４を流れる。すると、抵抗１４で電圧降下が起き、
それまで抵抗１４には電流が流れていなかったなめに出
力端子１３の電圧Ｖ１３・１２は電源端子１１の電源電
圧Ｖｃｃと同一であったものが、第５図のように急激に
降下し、その出力端子１３の電圧Ｖ１３・１２がほぼ０
電位となる。これにより、出力端子１３に接続された回
路は、電源投入時からリセット状態にあったものが解除
され、動作状態となる。

本実施例では、次のような利点を有している。

リセット信号を作りだすために、従来のようなコンデン
サ及び抵抗からなる時定数回路を使用していないため、
電源投入時の電源電圧Ｖｃｃの上昇が非常にゆるやかな
場合であっても、安定にリセット電圧が出力される。ま
た、抵抗１４゜１６．１８の値を大きくしなくてもよい
ため、回路の小型化が可能であり、その上、トランジス
タ１５のコレクタ抵抗を下げることにより、リセット電
圧の駆動能力も高めることができるため、広範囲な回路
のリセット回路として使用可能である。

第６図は本発明の第２の実施例を示す“Ｈ”リセット用
のリセット回路の回路図であり、第１図中の要素と共通
の要素には同一の符号が付されている。

このリセット回路では、第１図中のＮＰＮ型トランジス
タ１５をＰＮＰ型トランジスタ２５に置き換え、定電圧
ダイオード１７を逆極性に接続し、さらに第１．第２の
電源端子１１．１２にそれぞれ接地電位Ｖｓｓ、電源電
圧Ｖｃｃを印加するようにしたものである。このように
電源極性を逆にしても第５図と同様の動作波形が得られ
る。

第７図は本発明の第３の実施例を示すＩＩ　Ｌ　１１リ
セツト用のリセット回路の回路図である。

このリセット回路では、電源電圧Ｖｃｃ用の第１の電源
端子１１と接地電位Ｖｓｓ用の第２の電源端子１２との
間に、ＰＮＰ型トランジスタ２５、出力端子１３及び抵
抗１４を直列に接続している。

さらに、第１の電源端子１１は抵抗１８を介してトラン
ジスタ２５のベース及び定電圧ダイオードのカンードに
接続し、その定電圧ダイオードのアノードを抵抗１６を
介して第２の電源端子１２に接続している。

第８図は第７図の動作波形図であり、実線曲線Ｖｌｌ・
１２が電源端子１１．１２間の電圧、破線曲線Ｖ１３・
１２が出力端子１３と電源端子１２間の電圧を表わして
いる。

このリセット回路では、電源投入時、トランジスタ２５
が非導通状態になっているなめ、出力端子１３の電圧Ｖ
１Ｂ・１２が接地電位Ｖｓｓであり、電圧Ｖｌｌ・１２
が所定レベルまで上昇すると、定電圧ダイオード１７が
導通し、抵抗１８の電圧降下値がある程度高くなると、
トランジスタ２５のベース電流が流れ出し、トランジス
タ２５が導通状態になるため、電圧Ｖ１３・１２が急激
に上昇し、出力端子１３に接続された回路は今までリセ
ット状態にあったものが、解除されて動作状態となる。

従って、第１の実施例と同様の利点が得られる。

第９図は本発明の第４の実施例を示す゛Ｌ″リセット用
のリセット回路の回路図であり、第７図中の要素と共通
の要素には同一の符号が付されている。

このリセット回路では、第７図のＰＮＰ型トランジスタ
２５をＮＰＮ型トランジスタ３５に置き換え、定電圧ダ
イオード１７を逆極性に接続し、さらに第１．第２の電
源端子１１，１．２にそれぞれ接地電位■ｓｓ、電源電
圧Ｖｃｃを印加するようにしたものである。このように
電源極性を逆にしても第８図と同様の動作が得られる。

なお、本発明は図示の実施例に限定されず、例えば第１
図、第６図、第７図及び第９図のトランジスタ１５，２
５．３５を電界効果トランジスタ（ＦＥＴ）等の他のト
ランジスタで置き換えたり、それらに応じて定電圧ダイ
オード１７及び抵抗１４．１６．１８の接続状態を変え
る等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、抵抗、ト
ランジスタ及び定電圧ダイオードを用い、電源電圧レベ
ルの大きさに応じてリセット信号を出力する構成にした
ので、電源投入時の電源電圧の上昇の時間の長さに関係
なく、安定したリセット信号を出力できる。その上、従
来のようなコンデンサ及び抵抗からなる時定数回路を使
用していないため、回路の小型化と駆動能力の向上とい
う効果も期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すリセット回路の回
路図、第２図は従来のリセット回路の回路図、第３図は
第２図の動作波形図、第４図は第２図の他の動作波形図
１．第５図は第１図の動作波形図、第６図及び第７図は
本発明の第２．第３の実施例を示すリセット回路の回路
図、第８図は第７図の動作波形図、第９図は本発明の第
４の実施例を示すリセット回路の回路図である。 １１．１２・・・・・・第１．第２の電源端子、１３・
・・・・・出力端子、１４，１６．１８・・・・・・抵
抗、１５゜２５．３５・・・・・・トランジスタ、１７
・・・・・・定電圧ダイオード。

Claims (1)

1. 【特許請求の範囲】 　電源電圧の投入時にリセット信号を出力するリセット
   回路において、 前記電源電圧が印加される第１と第２の電源端子間に直
   列に接続された抵抗、出力端子及びトランジスタと、 前記電源電圧が一定電圧値以上になると導通して前記ト
   ランジスタを導通させる定電圧ダイオードとを備えたこ
   とを特徴とするリセット回路。