JPS6269709A - Ｆｅｔ増幅回路 - Google Patents
Ｆｅｔ増幅回路Info
- Publication number
- JPS6269709A JPS6269709A JP20779285A JP20779285A JPS6269709A JP S6269709 A JPS6269709 A JP S6269709A JP 20779285 A JP20779285 A JP 20779285A JP 20779285 A JP20779285 A JP 20779285A JP S6269709 A JPS6269709 A JP S6269709A
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- Japan
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- fet
- negative
- positive
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は供給される正電圧、負電圧の投入に対する保護
機能を設けたＦＥＴ （電界効果トランジスタ）を使用
する増幅回路に関する。
機能を設けたＦＥＴ （電界効果トランジスタ）を使用
する増幅回路に関する。
ＦＥＴを使用した増幅回路は第４図に示すように信号増
幅部１内のＦＥＴ ２１のケ゛−トに信号入力端子１１
よりフィルタ回路３１．３３を介し入力信号を入力し、
ドレインよりコンデンサ３０を介して増幅された出力信
号が信号出力端子１２から得られる。このＦＥＴ ２１
には最適な増幅機能が得られるようにケ゛−トパイアス
電圧発生回路２において負電圧入力端子１５から供給さ
れ分圧抵抗２５゜２６で分圧された負電位がチョークコ
イル３３を経てダートに供給される。壕だドレインには
ドレイン電流供給端子１４よりフィルタ回路３２゜３４
を介して正電位が供給されて構成されている。
幅部１内のＦＥＴ ２１のケ゛−トに信号入力端子１１
よりフィルタ回路３１．３３を介し入力信号を入力し、
ドレインよりコンデンサ３０を介して増幅された出力信
号が信号出力端子１２から得られる。このＦＥＴ ２１
には最適な増幅機能が得られるようにケ゛−トパイアス
電圧発生回路２において負電圧入力端子１５から供給さ
れ分圧抵抗２５゜２６で分圧された負電位がチョークコ
イル３３を経てダートに供給される。壕だドレインには
ドレイン電流供給端子１４よりフィルタ回路３２゜３４
を介して正電位が供給されて構成されている。
従来この種のＦＥＴ増幅回路は電源を供給に際してはダ
ートに負電位を供給して後、ドレインに正電圧が供給さ
れ、切断に際しては逆に正電圧を切断し、ドレインに電
流の供給を断った後ケ°−トの負電圧が切断されている
。そのために使用者が供給電圧の切断順序が守られるよ
うにシーケンス回路が電源回路に付加されている。
ートに負電位を供給して後、ドレインに正電圧が供給さ
れ、切断に際しては逆に正電圧を切断し、ドレインに電
流の供給を断った後ケ°−トの負電圧が切断されている
。そのために使用者が供給電圧の切断順序が守られるよ
うにシーケンス回路が電源回路に付加されている。
従来のＦＥＴ増幅回路において電源の負電位と正電圧の
順序を誤ってケ０−トに規定の負電圧が印加されない状
態でドレインに正電圧が印加されると。
順序を誤ってケ０−トに規定の負電圧が印加されない状
態でドレインに正電圧が印加されると。
ドレインに過大電流が流れＦＥＴが破損する欠点がある
。また自動的に順序通りに電圧が供給されるシーケンス
回路が付加されていても誤り操作もあり、シーケンス回
路のために耐電力性の大なる電気部品を多数要する欠点
がある。
。また自動的に順序通りに電圧が供給されるシーケンス
回路が付加されていても誤り操作もあり、シーケンス回
路のために耐電力性の大なる電気部品を多数要する欠点
がある。
本発明は従来のかかる欠点を除き、バイアスとして負電
圧と入力信号とがケ゛−トに印加され、正電圧がドレイ
ンに供給されて出力信号が得られるＦＥＴ増幅回路にお
いて、正電圧を一定とし負電圧がＯ，＋″ルトおいて遮
断領域にあり、規定の負電圧において飽和領域となるト
ランジスタを介して正電圧を供給してなるＦＥＴ増幅回
路である。
圧と入力信号とがケ゛−トに印加され、正電圧がドレイ
ンに供給されて出力信号が得られるＦＥＴ増幅回路にお
いて、正電圧を一定とし負電圧がＯ，＋″ルトおいて遮
断領域にあり、規定の負電圧において飽和領域となるト
ランジスタを介して正電圧を供給してなるＦＥＴ増幅回
路である。
負電圧がＱ＆ルトのときトランジスタを遮断状態にして
おくとＦＥＴのドレインに電流が流れず負電圧を徐々に
入力することによりトランジスタのペース電圧が徐々に
低くなるとともにＦＥＴの＋” −トに徐々に負電圧が
印加される。トランジスタが能動状態になるまでＦＥＴ
のダート電圧およびトランジスタのペース電圧は負電圧
に応じてドレイン電流が制限される。
おくとＦＥＴのドレインに電流が流れず負電圧を徐々に
入力することによりトランジスタのペース電圧が徐々に
低くなるとともにＦＥＴの＋” −トに徐々に負電圧が
印加される。トランジスタが能動状態になるまでＦＥＴ
のダート電圧およびトランジスタのペース電圧は負電圧
に応じてドレイン電流が制限される。
つぎに９本発明のＦＥＴ増幅回路の実施例を図面を参照
して説明する。
して説明する。
本発明の実施例の回路は第１図に示すように。
ＦＥＴ ２１とゲートに入力信号を入力する信号入力端
子１１とドレインより出力信号を出力する増幅部１を形
成する。このＦＥＴ ２１のｒ−）にバイアスを供給す
る負電圧入力端子１５から負電圧を抵抗２５．２６で分
圧するケ８−トバイアス電圧発生回路２が増幅部１に接
−続される。またＦＥＴ ２１のドレインへの正電圧の
供給は正電圧入力端子１６より ＰＮＰ Ｉ−ランジス
タ２２を介してドレイン電流制御部３を接続する。さら
にトランジスタ２２のペースには正電圧入力端子１６と
負電圧入力端子１５との間を抵抗２７．２８で分圧する
ペース電圧制御回路４が接続される。すなわちトランジ
スタ２２のコレクタは正電圧入力端子１６にエミッタは
ＦＥＴ ２１のドレインに接続され、 ＦＥＴ ２１の
ドレイン電圧はトランジスタ２２を介して供給される。
子１１とドレインより出力信号を出力する増幅部１を形
成する。このＦＥＴ ２１のｒ−）にバイアスを供給す
る負電圧入力端子１５から負電圧を抵抗２５．２６で分
圧するケ８−トバイアス電圧発生回路２が増幅部１に接
−続される。またＦＥＴ ２１のドレインへの正電圧の
供給は正電圧入力端子１６より ＰＮＰ Ｉ−ランジス
タ２２を介してドレイン電流制御部３を接続する。さら
にトランジスタ２２のペースには正電圧入力端子１６と
負電圧入力端子１５との間を抵抗２７．２８で分圧する
ペース電圧制御回路４が接続される。すなわちトランジ
スタ２２のコレクタは正電圧入力端子１６にエミッタは
ＦＥＴ ２１のドレインに接続され、 ＦＥＴ ２１の
ドレイン電圧はトランジスタ２２を介して供給される。
いま負電圧入力端子１５の入力電圧が０ボルトで、正電
圧入力端子１６の入力電圧が正規の値の正電圧のとき、
トランジスタ２２のペースには抵抗２５．２６．２７．
２８の分圧比の電圧が印加される。この抵抗２５．２６
．２７．２８の分圧比を調整してトランジスタ２２を遮
断状態にしＦＥＴ ２１のドレインに電流を流さない状
態とする。
圧入力端子１６の入力電圧が正規の値の正電圧のとき、
トランジスタ２２のペースには抵抗２５．２６．２７．
２８の分圧比の電圧が印加される。この抵抗２５．２６
．２７．２８の分圧比を調整してトランジスタ２２を遮
断状態にしＦＥＴ ２１のドレインに電流を流さない状
態とする。
ここで負電圧入力端子１５に徐々に負電圧を印加してＦ
ｇＴ ２１のケ９−トを徐々に負電圧とするとトランジ
スタ２２のベース電圧も徐々に低くなり。
ｇＴ ２１のケ９−トを徐々に負電圧とするとトランジ
スタ２２のベース電圧も徐々に低くなり。
トランジスタ２２は能動状態となる。この時ＦＥＴ２１
のドレイン電流はｒ−）電圧およびトランジスタ２２の
ペース電圧に応じて制限される。
のドレイン電流はｒ−）電圧およびトランジスタ２２の
ペース電圧に応じて制限される。
さらに負電圧入力端子１５の負電圧を大きくし規定負電
圧に達するとＦＥＴ ２１のｒ−）も規定の電圧に達す
る。ここで抵抗２７．２８の値を調整しトランジスタ２
２を飽和状態にすることによりＦＥＴ ２１のドレイン
電流はダート電圧のみに依存する規定の値となる。
圧に達するとＦＥＴ ２１のｒ−）も規定の電圧に達す
る。ここで抵抗２７．２８の値を調整しトランジスタ２
２を飽和状態にすることによりＦＥＴ ２１のドレイン
電流はダート電圧のみに依存する規定の値となる。
この増幅回路を切断するときは正電圧入力端子１６およ
び負電圧入力端子１５に各々正規の正電圧、負電圧を印
加したままで負電圧入力端子１５の負電圧を徐々に下げ
ることによってドレインの電流を徐々に低下させること
ができる。
び負電圧入力端子１５に各々正規の正電圧、負電圧を印
加したままで負電圧入力端子１５の負電圧を徐々に下げ
ることによってドレインの電流を徐々に低下させること
ができる。
また負電圧入力端子１５に規定の負電圧を印加した状態
でＦＥＴ ２１のり゛−ト電圧を規定値にすると正電圧
入力端子１６に規定の正電圧を印加すればＦＥＴ ２１
のドレインには規定の電流が流れるが。
でＦＥＴ ２１のり゛−ト電圧を規定値にすると正電圧
入力端子１６に規定の正電圧を印加すればＦＥＴ ２１
のドレインには規定の電流が流れるが。
正電圧入力端子１６に正電圧を印加しなければドレイン
電流は流れない。
電流は流れない。
本発明の第２の実施例は第２図の回路図に示すようにペ
ース電圧制御回路４において抵抗２７゜２８の分圧点と
トラン・ゾスタ２２のペース間にツェナーダイオード２
３またはダイオード３５゜３６で結合することによって
負電圧入力端子１５の入力電圧範囲が広くなり、ドレイ
ン電流をより小さく制限することができる。
ース電圧制御回路４において抵抗２７゜２８の分圧点と
トラン・ゾスタ２２のペース間にツェナーダイオード２
３またはダイオード３５゜３６で結合することによって
負電圧入力端子１５の入力電圧範囲が広くなり、ドレイ
ン電流をより小さく制限することができる。
本発明の第３の実施例は、第３図の回路図に示すように
、ベース電圧回路４において正電圧入力端子１６と負電
圧入力端子１５間に接続されている抵抗２７．２８の回
路中にツェナーダイオード２３またはダイオード３５を
接続することによって、正電圧入力端子１６の電圧を規
定の電圧に保持した状態で負電圧入力端子１５の電圧を
Ｏ？シルトら規定電圧まで変化させる過渡状態において
もドレイン電流をより小さく制限することができる。
、ベース電圧回路４において正電圧入力端子１６と負電
圧入力端子１５間に接続されている抵抗２７．２８の回
路中にツェナーダイオード２３またはダイオード３５を
接続することによって、正電圧入力端子１６の電圧を規
定の電圧に保持した状態で負電圧入力端子１５の電圧を
Ｏ？シルトら規定電圧まで変化させる過渡状態において
もドレイン電流をより小さく制限することができる。
本発明は以上に述べたように、 ＦＥＴ増幅回路に供給
する正電圧、負電圧の接または断の順序のいかんに拘ら
ず過大なドレイン電流は流れずＦＥＴは充分保護される
。また正電圧、負電圧の接断を自動的に行なうときも特
に電源の供給を順序だてるシーケンス回路を必要としな
い。
する正電圧、負電圧の接または断の順序のいかんに拘ら
ず過大なドレイン電流は流れずＦＥＴは充分保護される
。また正電圧、負電圧の接断を自動的に行なうときも特
に電源の供給を順序だてるシーケンス回路を必要としな
い。
第１図は本発明のＦＥＴ増幅回路の実施例による回路図
、第２図は本発明の第２の実施ＩＦＩＪによる回路図、
第３図は本発明の第３の実施例による回路図、第４図は
従来のＦＥＴ増幅回路による回路図である。 記号の説明：１は信号増幅部、２はケゝ−トバイアス電
圧発生回路、３はドレイン電流制御部、４はベース電圧
制御回路、１５は負電圧入力端子。 １６は正電圧入力端子、２１はＦＥＴ 、 ２２はトラ
ンジスタ、２３はラニーダイオード、 ３５ 、３６は
ダイオードをそれぞれあられしている。 である。 第１図 第２図
、第２図は本発明の第２の実施ＩＦＩＪによる回路図、
第３図は本発明の第３の実施例による回路図、第４図は
従来のＦＥＴ増幅回路による回路図である。 記号の説明：１は信号増幅部、２はケゝ−トバイアス電
圧発生回路、３はドレイン電流制御部、４はベース電圧
制御回路、１５は負電圧入力端子。 １６は正電圧入力端子、２１はＦＥＴ 、 ２２はトラ
ンジスタ、２３はラニーダイオード、 ３５ 、３６は
ダイオードをそれぞれあられしている。 である。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、バイアスとして負電圧と入力信号とがゲートに印加
され、正電圧がドレインに印加されて出力信号が得られ
るＦＥＴ増幅回路において、正電圧をエミッタに印加し
、前記正電圧と前記負電圧との間のベース電圧制御回路
よりの分圧負電圧をベースに印加してなるトランジスタ
のコレクタを前記ドレインに接続し、前記負電位の変化
に対し前記トランジスタを遮断領域より飽和領域に変化
させることを特徴とするＦＥＴ増幅回路。 ２、前記ベース電圧制御よりの分圧負電圧をツェナーダ
イオードまたはダイオードを介してベースに印加してな
る特許請求の範囲第１項記載のＦＥＴ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20779285A JPS6269709A (ja) | 1985-09-21 | 1985-09-21 | Ｆｅｔ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20779285A JPS6269709A (ja) | 1985-09-21 | 1985-09-21 | Ｆｅｔ増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269709A true JPS6269709A (ja) | 1987-03-31 |
Family
ID=16545569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20779285A Pending JPS6269709A (ja) | 1985-09-21 | 1985-09-21 | Ｆｅｔ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004056805A (ja) * | 2002-07-23 | 2004-02-19 | Da-Lightcom | バイアス付与用アクティブ装荷装置を備えた超広帯域分布型増幅回路 |
-
1985
- 1985-09-21 JP JP20779285A patent/JPS6269709A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004056805A (ja) * | 2002-07-23 | 2004-02-19 | Da-Lightcom | バイアス付与用アクティブ装荷装置を備えた超広帯域分布型増幅回路 |
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