JPS6269709A - Fet増幅回路 - Google Patents
Fet増幅回路Info
- Publication number
- JPS6269709A JPS6269709A JP20779285A JP20779285A JPS6269709A JP S6269709 A JPS6269709 A JP S6269709A JP 20779285 A JP20779285 A JP 20779285A JP 20779285 A JP20779285 A JP 20779285A JP S6269709 A JPS6269709 A JP S6269709A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- fet
- negative
- positive
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は供給される正電圧、負電圧の投入に対する保護
機能を設けたFET (電界効果トランジスタ)を使用
する増幅回路に関する。
機能を設けたFET (電界効果トランジスタ)を使用
する増幅回路に関する。
FETを使用した増幅回路は第4図に示すように信号増
幅部1内のFET 21のケ゛−トに信号入力端子11
よりフィルタ回路31.33を介し入力信号を入力し、
ドレインよりコンデンサ30を介して増幅された出力信
号が信号出力端子12から得られる。このFET 21
には最適な増幅機能が得られるようにケ゛−トパイアス
電圧発生回路2において負電圧入力端子15から供給さ
れ分圧抵抗25゜26で分圧された負電位がチョークコ
イル33を経てダートに供給される。壕だドレインには
ドレイン電流供給端子14よりフィルタ回路32゜34
を介して正電位が供給されて構成されている。
幅部1内のFET 21のケ゛−トに信号入力端子11
よりフィルタ回路31.33を介し入力信号を入力し、
ドレインよりコンデンサ30を介して増幅された出力信
号が信号出力端子12から得られる。このFET 21
には最適な増幅機能が得られるようにケ゛−トパイアス
電圧発生回路2において負電圧入力端子15から供給さ
れ分圧抵抗25゜26で分圧された負電位がチョークコ
イル33を経てダートに供給される。壕だドレインには
ドレイン電流供給端子14よりフィルタ回路32゜34
を介して正電位が供給されて構成されている。
従来この種のFET増幅回路は電源を供給に際してはダ
ートに負電位を供給して後、ドレインに正電圧が供給さ
れ、切断に際しては逆に正電圧を切断し、ドレインに電
流の供給を断った後ケ°−トの負電圧が切断されている
。そのために使用者が供給電圧の切断順序が守られるよ
うにシーケンス回路が電源回路に付加されている。
ートに負電位を供給して後、ドレインに正電圧が供給さ
れ、切断に際しては逆に正電圧を切断し、ドレインに電
流の供給を断った後ケ°−トの負電圧が切断されている
。そのために使用者が供給電圧の切断順序が守られるよ
うにシーケンス回路が電源回路に付加されている。
従来のFET増幅回路において電源の負電位と正電圧の
順序を誤ってケ0−トに規定の負電圧が印加されない状
態でドレインに正電圧が印加されると。
順序を誤ってケ0−トに規定の負電圧が印加されない状
態でドレインに正電圧が印加されると。
ドレインに過大電流が流れFETが破損する欠点がある
。また自動的に順序通りに電圧が供給されるシーケンス
回路が付加されていても誤り操作もあり、シーケンス回
路のために耐電力性の大なる電気部品を多数要する欠点
がある。
。また自動的に順序通りに電圧が供給されるシーケンス
回路が付加されていても誤り操作もあり、シーケンス回
路のために耐電力性の大なる電気部品を多数要する欠点
がある。
本発明は従来のかかる欠点を除き、バイアスとして負電
圧と入力信号とがケ゛−トに印加され、正電圧がドレイ
ンに供給されて出力信号が得られるFET増幅回路にお
いて、正電圧を一定とし負電圧がO,+″ルトおいて遮
断領域にあり、規定の負電圧において飽和領域となるト
ランジスタを介して正電圧を供給してなるFET増幅回
路である。
圧と入力信号とがケ゛−トに印加され、正電圧がドレイ
ンに供給されて出力信号が得られるFET増幅回路にお
いて、正電圧を一定とし負電圧がO,+″ルトおいて遮
断領域にあり、規定の負電圧において飽和領域となるト
ランジスタを介して正電圧を供給してなるFET増幅回
路である。
負電圧がQ&ルトのときトランジスタを遮断状態にして
おくとFETのドレインに電流が流れず負電圧を徐々に
入力することによりトランジスタのペース電圧が徐々に
低くなるとともにFETの+” −トに徐々に負電圧が
印加される。トランジスタが能動状態になるまでFET
のダート電圧およびトランジスタのペース電圧は負電圧
に応じてドレイン電流が制限される。
おくとFETのドレインに電流が流れず負電圧を徐々に
入力することによりトランジスタのペース電圧が徐々に
低くなるとともにFETの+” −トに徐々に負電圧が
印加される。トランジスタが能動状態になるまでFET
のダート電圧およびトランジスタのペース電圧は負電圧
に応じてドレイン電流が制限される。
つぎに9本発明のFET増幅回路の実施例を図面を参照
して説明する。
して説明する。
本発明の実施例の回路は第1図に示すように。
FET 21とゲートに入力信号を入力する信号入力端
子11とドレインより出力信号を出力する増幅部1を形
成する。このFET 21のr−)にバイアスを供給す
る負電圧入力端子15から負電圧を抵抗25.26で分
圧するケ8−トバイアス電圧発生回路2が増幅部1に接
−続される。またFET 21のドレインへの正電圧の
供給は正電圧入力端子16より PNP I−ランジス
タ22を介してドレイン電流制御部3を接続する。さら
にトランジスタ22のペースには正電圧入力端子16と
負電圧入力端子15との間を抵抗27.28で分圧する
ペース電圧制御回路4が接続される。すなわちトランジ
スタ22のコレクタは正電圧入力端子16にエミッタは
FET 21のドレインに接続され、 FET 21の
ドレイン電圧はトランジスタ22を介して供給される。
子11とドレインより出力信号を出力する増幅部1を形
成する。このFET 21のr−)にバイアスを供給す
る負電圧入力端子15から負電圧を抵抗25.26で分
圧するケ8−トバイアス電圧発生回路2が増幅部1に接
−続される。またFET 21のドレインへの正電圧の
供給は正電圧入力端子16より PNP I−ランジス
タ22を介してドレイン電流制御部3を接続する。さら
にトランジスタ22のペースには正電圧入力端子16と
負電圧入力端子15との間を抵抗27.28で分圧する
ペース電圧制御回路4が接続される。すなわちトランジ
スタ22のコレクタは正電圧入力端子16にエミッタは
FET 21のドレインに接続され、 FET 21の
ドレイン電圧はトランジスタ22を介して供給される。
いま負電圧入力端子15の入力電圧が0ボルトで、正電
圧入力端子16の入力電圧が正規の値の正電圧のとき、
トランジスタ22のペースには抵抗25.26.27.
28の分圧比の電圧が印加される。この抵抗25.26
.27.28の分圧比を調整してトランジスタ22を遮
断状態にしFET 21のドレインに電流を流さない状
態とする。
圧入力端子16の入力電圧が正規の値の正電圧のとき、
トランジスタ22のペースには抵抗25.26.27.
28の分圧比の電圧が印加される。この抵抗25.26
.27.28の分圧比を調整してトランジスタ22を遮
断状態にしFET 21のドレインに電流を流さない状
態とする。
ここで負電圧入力端子15に徐々に負電圧を印加してF
gT 21のケ9−トを徐々に負電圧とするとトランジ
スタ22のベース電圧も徐々に低くなり。
gT 21のケ9−トを徐々に負電圧とするとトランジ
スタ22のベース電圧も徐々に低くなり。
トランジスタ22は能動状態となる。この時FET21
のドレイン電流はr−)電圧およびトランジスタ22の
ペース電圧に応じて制限される。
のドレイン電流はr−)電圧およびトランジスタ22の
ペース電圧に応じて制限される。
さらに負電圧入力端子15の負電圧を大きくし規定負電
圧に達するとFET 21のr−)も規定の電圧に達す
る。ここで抵抗27.28の値を調整しトランジスタ2
2を飽和状態にすることによりFET 21のドレイン
電流はダート電圧のみに依存する規定の値となる。
圧に達するとFET 21のr−)も規定の電圧に達す
る。ここで抵抗27.28の値を調整しトランジスタ2
2を飽和状態にすることによりFET 21のドレイン
電流はダート電圧のみに依存する規定の値となる。
この増幅回路を切断するときは正電圧入力端子16およ
び負電圧入力端子15に各々正規の正電圧、負電圧を印
加したままで負電圧入力端子15の負電圧を徐々に下げ
ることによってドレインの電流を徐々に低下させること
ができる。
び負電圧入力端子15に各々正規の正電圧、負電圧を印
加したままで負電圧入力端子15の負電圧を徐々に下げ
ることによってドレインの電流を徐々に低下させること
ができる。
また負電圧入力端子15に規定の負電圧を印加した状態
でFET 21のり゛−ト電圧を規定値にすると正電圧
入力端子16に規定の正電圧を印加すればFET 21
のドレインには規定の電流が流れるが。
でFET 21のり゛−ト電圧を規定値にすると正電圧
入力端子16に規定の正電圧を印加すればFET 21
のドレインには規定の電流が流れるが。
正電圧入力端子16に正電圧を印加しなければドレイン
電流は流れない。
電流は流れない。
本発明の第2の実施例は第2図の回路図に示すようにペ
ース電圧制御回路4において抵抗27゜28の分圧点と
トラン・ゾスタ22のペース間にツェナーダイオード2
3またはダイオード35゜36で結合することによって
負電圧入力端子15の入力電圧範囲が広くなり、ドレイ
ン電流をより小さく制限することができる。
ース電圧制御回路4において抵抗27゜28の分圧点と
トラン・ゾスタ22のペース間にツェナーダイオード2
3またはダイオード35゜36で結合することによって
負電圧入力端子15の入力電圧範囲が広くなり、ドレイ
ン電流をより小さく制限することができる。
本発明の第3の実施例は、第3図の回路図に示すように
、ベース電圧回路4において正電圧入力端子16と負電
圧入力端子15間に接続されている抵抗27.28の回
路中にツェナーダイオード23またはダイオード35を
接続することによって、正電圧入力端子16の電圧を規
定の電圧に保持した状態で負電圧入力端子15の電圧を
O?シルトら規定電圧まで変化させる過渡状態において
もドレイン電流をより小さく制限することができる。
、ベース電圧回路4において正電圧入力端子16と負電
圧入力端子15間に接続されている抵抗27.28の回
路中にツェナーダイオード23またはダイオード35を
接続することによって、正電圧入力端子16の電圧を規
定の電圧に保持した状態で負電圧入力端子15の電圧を
O?シルトら規定電圧まで変化させる過渡状態において
もドレイン電流をより小さく制限することができる。
本発明は以上に述べたように、 FET増幅回路に供給
する正電圧、負電圧の接または断の順序のいかんに拘ら
ず過大なドレイン電流は流れずFETは充分保護される
。また正電圧、負電圧の接断を自動的に行なうときも特
に電源の供給を順序だてるシーケンス回路を必要としな
い。
する正電圧、負電圧の接または断の順序のいかんに拘ら
ず過大なドレイン電流は流れずFETは充分保護される
。また正電圧、負電圧の接断を自動的に行なうときも特
に電源の供給を順序だてるシーケンス回路を必要としな
い。
第1図は本発明のFET増幅回路の実施例による回路図
、第2図は本発明の第2の実施IFIJによる回路図、
第3図は本発明の第3の実施例による回路図、第4図は
従来のFET増幅回路による回路図である。 記号の説明:1は信号増幅部、2はケゝ−トバイアス電
圧発生回路、3はドレイン電流制御部、4はベース電圧
制御回路、15は負電圧入力端子。 16は正電圧入力端子、21はFET 、 22はトラ
ンジスタ、23はラニーダイオード、 35 、36は
ダイオードをそれぞれあられしている。 である。 第1図 第2図
、第2図は本発明の第2の実施IFIJによる回路図、
第3図は本発明の第3の実施例による回路図、第4図は
従来のFET増幅回路による回路図である。 記号の説明:1は信号増幅部、2はケゝ−トバイアス電
圧発生回路、3はドレイン電流制御部、4はベース電圧
制御回路、15は負電圧入力端子。 16は正電圧入力端子、21はFET 、 22はトラ
ンジスタ、23はラニーダイオード、 35 、36は
ダイオードをそれぞれあられしている。 である。 第1図 第2図
Claims (1)
- 【特許請求の範囲】 1、バイアスとして負電圧と入力信号とがゲートに印加
され、正電圧がドレインに印加されて出力信号が得られ
るFET増幅回路において、正電圧をエミッタに印加し
、前記正電圧と前記負電圧との間のベース電圧制御回路
よりの分圧負電圧をベースに印加してなるトランジスタ
のコレクタを前記ドレインに接続し、前記負電位の変化
に対し前記トランジスタを遮断領域より飽和領域に変化
させることを特徴とするFET増幅回路。 2、前記ベース電圧制御よりの分圧負電圧をツェナーダ
イオードまたはダイオードを介してベースに印加してな
る特許請求の範囲第1項記載のFET増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20779285A JPS6269709A (ja) | 1985-09-21 | 1985-09-21 | Fet増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20779285A JPS6269709A (ja) | 1985-09-21 | 1985-09-21 | Fet増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6269709A true JPS6269709A (ja) | 1987-03-31 |
Family
ID=16545569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20779285A Pending JPS6269709A (ja) | 1985-09-21 | 1985-09-21 | Fet増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6269709A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004056805A (ja) * | 2002-07-23 | 2004-02-19 | Da-Lightcom | バイアス付与用アクティブ装荷装置を備えた超広帯域分布型増幅回路 |
-
1985
- 1985-09-21 JP JP20779285A patent/JPS6269709A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004056805A (ja) * | 2002-07-23 | 2004-02-19 | Da-Lightcom | バイアス付与用アクティブ装荷装置を備えた超広帯域分布型増幅回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4059808A (en) | Differential amplifier | |
JPS61230411A (ja) | 電気回路 | |
US3911353A (en) | Current stabilizing arrangement | |
US4339677A (en) | Electrically variable impedance circuit with feedback compensation | |
JPH0474731B2 (ja) | ||
GB2030808A (en) | Protecting transistors | |
JPH0682308B2 (ja) | 電流源回路配置 | |
US5157571A (en) | Circuit arrangement for protecting an input of an integrated circuit fed from a supply voltage source from overvoltages | |
JP2533201B2 (ja) | Am検波回路 | |
JPS6269709A (ja) | Fet増幅回路 | |
JPH0321927B2 (ja) | ||
US6339319B1 (en) | Cascoded current mirror circuit | |
US3989997A (en) | Absolute-value circuit | |
JPH0158684B2 (ja) | ||
JPS59205815A (ja) | デジタル信号で調整可能な端子電圧発生用集積回路 | |
US5260672A (en) | Voltage follower circuit | |
JP2776034B2 (ja) | 定電流回路 | |
JPH0413692Y2 (ja) | ||
US5877655A (en) | Device for limiting the output current of an operational amplifier | |
JPS5855452Y2 (ja) | 負荷接地型定電流装置 | |
JPH0749541Y2 (ja) | トランジスタスイッチ回路 | |
JPH0212049B2 (ja) | ||
JPH0434567Y2 (ja) | ||
JP3512935B2 (ja) | 直流安定化電源回路 | |
JPS5852736Y2 (ja) | トランジスタ回路 |