JPH06350037A - バイポーラ型半導体集積回路 - Google Patents

バイポーラ型半導体集積回路

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JPH06350037A
JPH06350037A JP5165240A JP16524093A JPH06350037A JP H06350037 A JPH06350037 A JP H06350037A JP 5165240 A JP5165240 A JP 5165240A JP 16524093 A JP16524093 A JP 16524093A JP H06350037 A JPH06350037 A JP H06350037A
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JP
Japan
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collector
integrated circuit
semiconductor integrated
transistor
base
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JP5165240A
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English (en)
Inventor
Shigeyoshi Irikita
重好 入來
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NEC Corp
Original Assignee
NEC Corp
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Abstract

(57)【要約】 【目的】 フリップフロップを有する半導体集積回路に
おいて、α線入射によるソフトエラーを防止する。 【構成】 コレクタに負荷抵抗R1 、R2 が接続され、
ベース−コレクタ間が交差接続されたトランジスタQ
1 、Q2 からなるフリップフロップを備える半導体集積
回路において、ベース−コレクタの交差接続配線部にソ
フトエラー防止用抵抗R3 、R4 を接続する。ソフトエ
ラー防止用抵抗R3 、R4 は、多結晶シリコン膜によっ
て構成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ラッチ回路やメモリセ
ルのような情報を記憶するための用途に用いられるフリ
ップフロップを備えたバイポーラ型半導体集積回路に関
し、特に、α線による誤動作を防止した半導体集積回路
に関する。
【0002】
【従来の技術】図6は、この種従来のラッチ回路の回路
図である。同図に示されるように、従来のラッチ回路
は、情報保持用の1対のトランジスタQ1 、Q2 と、情
報書き込み用のトランジスタQ3 、Q4 と、電流切り換
え用のトランジスタQ5 、Q6 と、トランジスタQ1
3 ;Q2 、Q4 に共通に接続された負荷抵抗R1 、R
2とを有し、トランジスタQ1 、Q2 のエミッタがトラ
ンジスタQ6 のコレクタに共通に接続され、トランジス
タQ3 、Q4 のエミッタがトランジスタQ5 のコレクタ
に共通に接続されたものである。
【0003】トランジスタQ3 、Q4 のベースには、そ
れぞれ入力データD、D*(*は上線の代わり。以下、
同様)が印加され、トランジスタQ5 、Q6 のベースに
は、それぞれクロックC、C*が入力される。トランジ
スタQ1 、Q2 の保持するデータは、それぞれのトラン
ジスタのコレクタが接続された出力端子O、O*から取
り出される。
【0004】データの書き込みは、クロックCがハイ、
クロックC*がローの状態で行われる。このとき、トラ
ンジスタQ5 が導通し、入力されるデータD、D*に応
じてトランジスタQ3 、Q4 のいずれかが導通して書き
込みが行われる。クロックが反転してトランジスタQ6
が導通すると書き込まれたデータは、トランジスタQ
1 、Q2 側に移されここで保持される。
【0005】近年、半導体集積回路の微細化、高集積化
が進んだことにより、スタティックなバイポーラ型半導
体集積回路においても、α線によるソフトエラーが問題
となってきている。α線によるソフトエラーは、次のよ
うにして起こされる。図7は、図6に示される回路のト
ランジスタQ1 、Q2 の部分の集積回路上の配置を示す
断面図であるが、いま、トランジスタQ1 のコレクタが
ハイレベル、トランジスタQ2 のコレクタがローレベル
の状態にあるものとする。ここで、図7に示すように、
α線がトランジスタQ1 近傍に入射したものとすると、
p型シリコン基板1にまで到達したα線は、ここに電子
−正孔対を生成させる。生成された電子は、コレクタ領
域を形成するn+ 型埋込み層2、n+ 型コレクタ引き出
し領域5に集められ、コレクタの電位を低下させる。す
なわち、α線入射は電流ノイズとなって現れ、図6に示
す回路においてノードK1 の電位を低下させる。この電
位低下は、トランジスタQ2 を介しての正帰還により増
大されるため、最悪の場合には保持していたデータが破
壊される。
【0006】バイポーラ型半導体集積回路におけるα線
ソフトエラー対策として、エミッタフォロワを介して正
帰還をかけるフリップフロップにおいて、肯定側出力信
号と否定側出力信号との間に容量結合を設け、両信号を
フィードバック信号とすることが、特開昭64−160
11号公報に記載されている。
【0007】
【発明が解決しようとする課題】図6、図7に示した従
来のバイポーラ型半導体集積回路では、格別のα線対策
を講じていなかったので、特に微細化された集積回路に
おいては、α線によって誤動作を起こす可能性があり、
信頼性に問題があった。一方、特開昭64−16011
号公報に記載された従来技術では、エミッタフォロワ回
路を用いるものであるため、回路を構成する部品の点数
が多くなり、また、駆動電圧の低電圧化が困難であると
いう問題点もあった。さらに、出力回路間に容量素子を
形成することは、特別の配線が必要となる上に部品点数
が増加するためコストアップを招くものであった。よっ
て、この発明の目的とするところは、部品点数や配線の
増加を招くことのないα線対策を提案し、動作信頼性の
高いバイポーラ型半導体集積回路を提供することであ
る。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、コレクタに負荷素子が接続されベ
ース−コレクタ間が交差接続された2つのトランジスタ
を有するフリップフロップを備えるバイポーラ型半導体
集積回路において、ベース−コレクタ間の交差接続配線
間に抵抗が接続されていることを特徴とするバイポーラ
型半導体集積回路が提供される。そして、より好ましく
は、前記ベース−コレクタ間の交差接続配線が不純物の
ドープされた多結晶シリコンにより形成され、前記抵抗
が該多結晶シリコンの不純物濃度の低い領域によって形
成される。
【0009】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は、ラッチ回路についての本発明の一
実施例を示す回路図である。同図に示されるように、本
実施例のラッチ回路は、情報保持用の1対のトランジス
タQ1 、Q2 と、情報書き込み用のトランジスタQ3
4 と、電流切り換え用のトランジスタQ5 、Q6 と、
トランジスタQ1 、Q3 ;Q2 、Q4 に共通に接続され
た負荷抵抗R1 、R2 と、トランジスタQ1 、Q2 のコ
レクタ−ベース交差接続配線間に配置されたソフトエラ
ー防止用抵抗R3 、R4 とを有し、トランジスタQ1
2 のエミッタがトランジスタQ6 のコレクタに共通に
接続され、トランジスタQ3 、Q4 のエミッタがトラン
ジスタQ5 のコレクタに共通に接続されたものである。
なお、トランジスタQ1 、Q2 のコレクタ−ベース間に
接続されたキャパシタCbは、集積回路において各トラ
ンジスタのベースに付いた浮遊容量である。図1に示す
本実施例回路の図6に示す従来例の回路と相違する点
は、トランジスタQ1 、Q2 のコレクタ−ベース交差接
続配線間にソフトエラー防止用抵抗R3 、R4 が接続さ
れた点である。
【0010】図2は、図1に示す回路の一点鎖線で囲ま
れた部分の集積回路上での配置を示す平面図であり、図
3は、そのX−X′線の断面図である。図2に示される
ように、トランジスタQ1 と、トランジスタQ2 とは、
CC配線を構成する金属配線9を挾んで向き合って配置
されている。図3に示されるように、トランジスタQ
1 、Q2 は、p型シリコン基板1上の絶縁分離層4によ
って分離されたn- 型エピタキシャル層3内に形成され
ている。n- 型エピタキシャル層3のトランジスタ形成
領域下には、n+ 型埋込み層2が形成されている。
【0011】n- 型エピタキシャル層3のコレクタ電極
形成個所にはn+ 型コレクタ引き出し領域5が形成さ
れ、またn- 型エピタキシャル層3の表面領域内には、
ベース領域を構成するp型拡散層6が形成されている。
図3には図示されていないが、p型拡散層6の表面領域
内にはエミッタ領域を構成するn型拡散層が形成されて
いる。トランジスタQ1 のコレクタとトランジスタQ2
のベースとは(トランジスタQ2 のコレクタとトランジ
スタQ1 のベースとの間も同様である)多結晶シリコン
膜によって接続されるが、その内トランジスタの電極に
近い部分はボロンの濃くドープされたp+ 型多結晶シリ
コン膜7であり、その間の領域はボロンの薄くドープさ
れたp- 型多結晶シリコン膜7aとなっており、この部
分の多結晶シリコン膜により抵抗R3 (R4 )が構成さ
れている。抵抗R3 (R4 )の抵抗値の調整は、多結晶
シリコン膜へのボロンのドーズ量を変化させることによ
って行なう。本実施例では、R3 =R4 =1.5kΩと
なされている。多結晶シリコン膜7、7a上は絶縁膜8
により覆われさらにその上には各部を接続する金属配線
9が形成されている。
【0012】いま、トランジスタQ1 のコレクタがハイ
レベル、トランジスタQ2 のコレクタがローレベルにあ
るものとし、その状態で図3に示すように、トランジス
タQ1 の近傍にα線が入射したものとすると、p型シリ
コン基板1内で電子−正孔対が生成される。その内コレ
クタ領域周囲の空乏層内で生成された電子はコレクタに
集められコレクタの電位を低下させる。すなわち、図1
の回路においてノードK1 の電位が低下する。しかし、
ノードK1 とトランジスタQ2 のベースとの間には、ソ
フトエラー防止用抵抗R3 が接続されており、そしてベ
ースには浮遊容量Cbが付いているため、トランジスタ
2 のベース電位は、時定数R3 Cbにしたがって徐々
に低下する。その間、トランジスタQ2 は導通を維持し
ており、ノードK2 はなおローレベルに留まる。そのた
め、トランジスタQ1 は導通することがなく、やがてノ
ードK1 の電位はハイレベルに復帰する。すなわち、交
差配線部に抵抗R3 、R4 を設けたことにより、α線耐
量の向上が図られている。定量的には、本実施例により
反転電荷量を47fCから92fCにまで倍増させるこ
とができた。
【0013】上記実施例では、ソフトエラー防止用抵抗
の抵抗値をボロンのイオン注入によりコントロールして
いるが、このことの意義は、抵抗値を広範囲の値に設定
できること、抵抗値を正確にコントロールできることで
ある。抵抗R3 、R4 の抵抗値は高いほどα線に対する
耐量は向上する。しかし、この抵抗値を高くすることは
ラッチ回路やメモリセルの書き込み速度を低下させるこ
とになる。一般に、バイポーラ型半導体集積回路は高速
動作を指向している製品群であるので、書き込み速度の
低下はある範囲内に抑える必要がある。そしてα線耐量
と動作速度とはトレードオフの関係にあるので、製品に
より、あるいは用途により抵抗値を適宜決定しなければ
ならないことになるが、その際に、抵抗値を広範囲に変
えることができ、そして、精度よく形成できることは極
めて好都合である。
【0014】図4は、ソフトエラー防止用抵抗R3 、R
4 の抵抗値を変えたときの、α線電流ノイズに対するデ
ータを保持するノードK1 、K2 の電圧波形図である。
同図に示されるように、抵抗値が高いほどα線ノイズに
対する電位変動は少なくなり、保持データ反転の危険性
は低下する。図5は、データ書き込み時のデータ切り換
わりの経過を示すグラフである。同図から明らかなよう
に、ソフトエラー防止用抵抗R3 、R4 が大きくなるほ
ど書き込み時間が長くなる。すなわち、R3 、R4
1.5kΩのときに比較して、R3 、R4 =10kΩに
なると、t=0.35ns程度応答が遅くなるソフトエ
ラー防止用の抵抗R3 、R4 抵抗値は、500Ω以上1
0kΩ以下とするのが望ましい。500Ω以下では、α
線によってデータ反転を起こす可能性が高くなるからで
あり、また10kΩ程度の抵抗があればα線耐量は十分
でありそれ以上に抵抗値を上げると動作速度低下の弊害
が増大するからである。
【0015】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく、特許請
求の範囲に記載された本願発明の範囲内において各種の
変更が可能である。例えば、npnトランジスタに代え
pnpトランジスタを用いることができ、また、ソフト
エラー防止用抵抗を構成する多結晶シリコン膜へのドー
ピング不純物はボロン以外の他のp型不純物であっても
よくまたリンのようなn型不純物であってもよい。ま
た、本発明は、ラッチ回路ばかりでなく、バイポーラ型
メモリ等他の用途の半導体集積回路にも適用しうるもの
である。
【0016】
【発明の効果】以上説明したように、本発明のバイポー
ラ型半導体集積回路は、フリップフロップの交差接続配
線部に抵抗を配置したものであるので、本発明によれ
ば、α線によるソフトエラーを抑制することができる。
そして、本発明によれば、上記抵抗を多結晶シリコンに
よって構成し、イオン注入によって抵抗値を調整するよ
うにしたものであるので、抵抗値を広範囲に変えること
ができ、かつ精度の高い抵抗を得ることができ、回路の
動作速度の遅れを許容範囲内に抑えつつソフトエラー防
止の効果をあげることができる。
【0017】また、本発明によるソフトエラー対策は、
抵抗2本を追加するのみで済むので複雑な構成を有する
ものではなくかつ比較的ローコストで実施することがで
きるものである。特に、フリップフロップの交差配線部
に多結晶シリコンを用いていた場合には、単に、イオン
注入のドーズ量を変えることのみで対応できるので、部
品点数やチップ面積の増加を伴うことなくα線対策を実
施することができる。
【図面の簡単な説明】
【図1】本発明の一実施例の等価回路図。
【図2】図1の一点鎖線で囲まれた部分の集積回路上で
の配置を示す平面図。
【図3】図2のX−X′線の断面図。
【図4】本発明の効果を説明するためのα線電流ノイズ
と記憶ノードの電圧変化との関係を示すグラフ。
【図5】本発明の効果を説明するための書き込み時の電
圧変化を示すグラフ。
【図6】従来例の等価回路図。
【図7】従来例の問題点を説明するための断面図。
【符号の説明】
1 p型シリコン基板 2 n+ 型埋込み層 3 n- 型エピタキシャル層 4 絶縁分離層 5 n+ 型コレクタ引き出し領域 6 p型拡散層 7 p+ 型多結晶シリコン膜 7a p- 型多結晶シリコン膜 8 絶縁膜 9 金属配線 Q1 、Q2 、Q3 、Q4 、Q5 、Q6 npnバイポー
ラトランジスタ R1 、R2 負荷抵抗 R3 、R4 ソフトエラー防止用抵抗 C、C* クロック D、D* 入力データ O、O* 出力端子 K1 、K2 ノード

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 コレクタに負荷素子が接続されベース−
    コレクタ間が交差接続された2つのトランジスタを有す
    るフリップフロップを備えるバイポーラ型半導体集積回
    路において、ベース−コレクタ間の交差接続配線間に抵
    抗が接続されていることを特徴とするバイポーラ型半導
    体集積回路。
  2. 【請求項2】 前記ベース−コレクタ間の交差接続配線
    が不純物のドープされた多結晶シリコンにより形成さ
    れ、前記抵抗が該多結晶シリコンの不純物濃度の低い領
    域によって形成されていることを特徴とする請求項1記
    載のバイポーラ型半導体集積回路。
  3. 【請求項3】 前記抵抗の抵抗値が500Ω以上10k
    Ω以下であることを特徴とする請求項1記載のバイポー
    ラ型半導体集積回路。
JP5165240A 1993-06-10 1993-06-10 バイポーラ型半導体集積回路 Pending JPH06350037A (ja)

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JP5165240A Pending JPH06350037A (ja) 1993-06-10 1993-06-10 バイポーラ型半導体集積回路

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5730574A (en) * 1995-10-09 1998-03-24 Dainippon Screen Mfg. Co., Ltd. Transfer apparatus for and method of transferring substrate
US8140912B2 (en) 2006-11-02 2012-03-20 Nec Corporation Semiconductor integrated circuits and method of detecting faults of processors

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JPS54104269A (en) * 1978-02-02 1979-08-16 Nec Corp Flip-flop circuit
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