JPS5833708B2 - 集積回路装置 - Google Patents

Description

【発明の詳細な説明】 本発明は電圧分割回路を形成する集積回路装置に関し、
特にダイナミック型液晶駆動回路のように等分した分割
電位を得るのに適した抵抗素子の構成に関する。

近年、各種ディジタル電子機器においては、ディジタル
論理回路を相補形ＭＯ８回路にて構成し、更に表示装置
として液晶を用いることにより、セットの小形化及び低
消費電力化を計りつつある。

しかしながら、この低消費電力化に優れた液晶ｃすその
化学的特性から交流電圧を印加し、積算された電圧成分
を零にすることが液晶の長寿命化の上で不可欠である。

又、液晶セグメント群を時分割で選択走査するダイナミ
ック型駆動方式においては、他の表示装置に比べて液晶
の応答速度が極めて遅いため、通常３つ以上の電圧レベ
ルを用いて液晶を駆動することが必要となる。

これらの電圧レベルのうち最高の電位レベルと最低電位
レベルは、論理部の動作レベルとして集積回路から供給
されるものが使用できるが、この間の電位レベルまでも
集積回路外から得たのでは、（イ）個別部品点数が増加
する、（ロ）集積回路に該電位レベルを導入するための
端子が必要となる、（／→集積回路外での電位レベル発
生回路の消費電力が大きくなりやす＜、液晶の低消費電
力特性を十分に活かせない等の欠点が生ずる。

従って、前記最高電位レベルと最低電位レベル間の電圧
レベルを発生する電圧分割回路を、論理回路内に液晶駆
動回路と共に集積化するのが望ましい。

第１図は液晶セグメントのダイナミック１駆動方法のう
ち１／３デユーテイ、１／３プリバイアス方式での液晶
表示部の結線例で、ここでは表示桁が電卓等における１
桁８セグメント（日の字形装置の７セグメントと小数点
の１セグメント）で構成される場合を示した。

第２図は、液晶が容量性であることを考慮し、更に液晶
の低消費電力特性を活かすのに適した集積化可能な電圧
分割回路の１例で、供給電圧２ ＶＯＰＵ（負電圧）を４等分し、７■ｃＰＵ、７ｖｃＰ
Ｕ。

４ｖｃＰＵの電位を得る。

図中Ｖ ＣＰＵ電位供給端とＧＮＤ（接地）電位供給端
間に直列接続された抵抗Ｒ，，、Ｒ２，Ｒ３及びＲ４は
夫々低抵抗の抵抗（例えば１０にΩ）で、抵抗ＲＯＩ
Ｊ ＲＯ２＋ ＲＯ３１ＲＯ４は夫々高抵抗の抵抗（例
えば１００にΩ〜４００にΩ）である。

上記抵抗ＲＯＩ Ｉ ＲＯ２ｆｆ ＲＯ３１Ｒ０４間に
直列介挿されたＰチャネルＭＯ８Ｉ−ランジスタＰ、
、 Ｐ２． ＮチャネルＭＯＳトランジスタＮ１゜Ｎ２
は、夫々液晶の表示期間の開始時の一定期間成立するス
イッチング手段で、Ｐｌ、Ｐ２のゲート入力には表示す
イクルの開始時に一定期間成立（ＶＯＰＵのレベル）す
るパルス〆Ｃが供給され、Ｎ１．Ｎ２のケート入力には
、〆Ｃの補元パルス７ｃが与えられるものである。

なお液晶駆動回路１１は、論理部から表示用データ信号
を受け、液晶表示部１２を駆動するための信号Ｈ１〜Ｈ
３，α１〜α８゜β１〜β８．γ１〜γ８を発生する。

従って、第２図の電圧分割回路の夫々の出力レベルは、
液晶を駆動する信号がスイッチする時即ち表示すイクル
の開始時に一定期間トランジスタＰ１．Ｐ２゜Ｎ、 、
Ｎ２が夫々ＯＮして、低抵抗Ｒ１，Ｒ２、Ｒ３゜１
２ Ｒ４で分割された電位−■ｃＰＵ、７■ｃＰＵ。

４ ４ ｖＣＰＵレベルであって、その内部抵抗（Ｒ１゜Ｒ
２，Ｒ３，Ｒ４に対応）は低いため、給電速度が速くな
って液晶を駆動するのに良好となる（表示もれの改善）
。

そして、Ｐｌ、Ｐ２．Ｎ１．Ｎ２がＯＦＦすると、分割
電位は、高抵抗Ｒ８１１ＲＯ２１Ｒｏ３ ｒ Ｒ０４に
よって分割された電位レベルとして与えられるため、低
消費電力化に適したものである。

第２図回路を他の回路例えばＭＯ８集積回路と同一半導
体基体に集積化する場合、高抵抗Ｒ６１゜ＲＯ２１Ｒｏ
ａ Ｊ ＲＯ４の占有面積を小さくすることが高密度集
積化のため望ましいが、このためには、単位面積当りの
抵抗を高くすることが必要となる。

従来この高抵抗Ｒ８１，Ｒｏ２．Ｒｏ３．Ｒｏ４は、例
えばＮ型シリコン基板上に浅く、シかも低不純物濃度の
Ｐ型（基板と逆形）の半導体層を形成することによって
集積化された。

このためには近年はイオンインプランテーションを使用
することにより、低濃度の半導体層を安定して形成でき
る。

第３図は上記のようにして集積化された２つの抵抗の直
列回路の集積回路縦断面図である。

図中２１は、不純物濃度が１０１５／−程度のＮ型半導
体基板で、２２はイオン・インプランテーション技術に
より形成された不純物濃度１ｏ１７７ｃｒＡ程、深さ５
０００λ〜１μの抵抗用半導体層である。

２３は絶縁用酸化膜、２４，２５，２６は電極用のアル
ミ、２４’、 ２５’、 ２６’は電極用Ａｌを抵抗用
半導体層２２に接続するための酸化膜の開孔である。

従って、開孔２４’−２５’間の長さり、 ２５’−２
６’間の長さをＬとすると、電極２４−２５間及び２５
−２６間にそれぞれ抵抗が構成される。

第４図は、電極２４−２５間の抵抗、２５−２６間の抵
抗の電流特性３２．３３と、理想的な電流特性３１を示
した。

電流特性曲線３２．３３は、印加電圧が高くなれば飽和
する傾向があり、電極２５−２６間の抵抗は基板との電
位差が２４−２５間の抵抗より大きいため、飽和傾向は
著しい。

しかも、これらの飽和傾向は、単位面積（単位長）の抵
抗を大きくしようとして、層２２の深さを浅くしたり、
不純物濃度を下げるとより顕著になる。

このため、第２図の電圧分割回路の抵抗特にＲ８１゜Ｒ
Ｏ２Ｊ Ｒｏｓ ｌ Ｒ０４に上記構造の抵抗を使用す
ると、Ｒｏｌ ｒ ＲＯ２ｒ ＲＯ３ｒ ＲＯ４による
分割電位である液晶の駆動電圧ｖ２．ｖ３．ｖ４は、理
想電圧と一致しないため、液晶への交流印加積算電圧を
零にすることができなくなり、液晶の寿命を劣化させる
ことになってしまう。

本発明は上記実情に鑑みてなされたもので、抵抗層と半
導体基体間の電位差が無視できるように上記抵抗層を形
成することにより、理想的な分割電位を得ることができ
る集積回路装置を提供しようとするものである。

以下図面を参照して本発明の一実施例を説明する。

第５図は、相補形ＭＯ８回路の集積回路構造を示すため
の、インバーター回路図及びその構造断面図である。

４１は、Ｎ型の半導体基体で、ＰチャネルＭＯＳトラン
ジスタ４３は基体４１の表面に形成されるが、Ｎチャネ
ルＭＯＳトランジスタ４４は、基体４１中にＰ型の低濃
度半導体層４２（通常Ｐ−ｗｅｌ１層と呼ばれる）を形
成し、この層４２を基板としてその表面に構成される。

相補形ＭＯ８回路の集積化の場合、−導電型半導体基体
中に反対導電型の低濃度半導体層（Ｐ−ｗｅｌｌ）は不
可欠であり、本発明は、このＰ−ｗｅｌｌを介在させて
抵抗素子を構成することにより電圧分割回路に適した即
ち特性の良く合った複数の抵抗を容易に集積化しうるこ
とを見い出した。

特？己以下の説明から明らかになるが、本発明の抵抗素
子を用いて電圧分割回路を構成すると、製造条件のバラ
ツキ更に使用条件の変化に対しても、理想的な分割電圧
が得られ、極めて好都合である。

第６図は、本発明の抵抗素子の縦断面図である。

４１はＮ型半導体基体、５２はＮチャネルＭＯＳトラン
ジスタを形成するためのＰ−ｗｅｌｌを形成するとき同
時に形成される低不純物濃度のＰ型半導体（Ｐ−ｗｅｌ
ｌ層）である。

抵抗体となる半導体層５４は、Ｐ型半導体層５２の表面
に形成され、この４層５２と逆導伝型のＮ型である。

この抵抗用半導体層５４の両端部上の酸化膜５０には、
電極とり出し用の開孔５７，５Ｂがあり、抵抗を配線す
るための導体５５，５６が抵抗層５４に接続している。

更に、酸化膜に、抵抗層５４の一端とウェル層５２を接
続するための開孔５９があり、導体５６を介して接続さ
れる。

なお、孔５９下部の高濃度半導体層６０は、低濃度のＰ
型半導体層５２と導体５６との接続を良好にするもので
ある。

同様に開孔５７，５８の下部には、導体５５あるいは５
６と抵抗用低濃度Ｎ型半導体層５４の接続を良好にする
ため高濃度Ｎ型半導体層を設けるのが一般には望ましい
が、説明の簡略化のため省略しである。

さてこの抵抗素子の電流特性は、印加電圧ｖ１により、
第３図に示された従来の抵抗素子と同様に飽和特性を有
し、抵抗層５４の深さが浅くなるほどまた５４の濃度が
低くなるほど飽和特性が顕著になるものである。

しかしながら抵抗素子５４とＮ型半導体基体４１間には
、Ｐ型半導体層５２が介在しているため、抵抗層５４と
基体４１間に電位差■２があっても、この■２の影響は
ウェル層５２により吸絽され 抵抗素子５４の特性が変
化することは極めて少ない。

第７図は第２図の電圧分割回路の高抵抗Ｒ８１〜ＲＯ４
として、それぞれ同−構造及び同一抵抗特性の第６図に
示される抵抗素子を４個直列接続した集積回路の断面図
である。

なお本構成において第６図と対応する個所には同一符号
を用いかつ適宜添字を付して説明を省略する。

本構成の特徴は、Ｎ型基体４１に互に分離されたＰ型ウ
ェル層５２１〜５２４を設け、このウェル層にＮ型抵抗
層５４１〜５４４を設け、これらＮ型抵抗層を導体５５
１゜５６１〜５５４．５６４で直列接続し、この直列回
路の両端をそれぞれ対応する電位供給端に接続し、上記
各接続端から電ＥＶ、〜■５を得るようにしたものであ
る。

この場合、抵抗層５４１，５４□、５４３，５４４と基
体４１間の電圧の影響はこれらの間のＰＮ接合部で吸収
され、上記各抵抗層の相対応する部分（例えばａ、ｂ、
ｃ、ｄ部）の各抵抗層の端部からみた電位差はそれぞれ
等しくなり、各抵抗素子の電流特性が影響を受けること
はない。

即ち抵抗層５４、〜５４４の形状を同一構成にすれば、
夫々の電流特性は抵抗両端の電位差に対して飽和特性を
有するが、各抵抗とも同一飽和特性を示し、各抵抗層の
両端には供給電圧Ｖ ＣＰＵを等分した電圧が得られる
ものである。

第８図は、本発明の抵抗素子の横断面図（幅方向断面図
）である゛。

この第８図および前記第７図の断面図から明らかなよう
に、抵抗層５４はウェル層５２と同一導電型でこのウェ
ル層５２よりも高不純物濃度の高濃度層６０によってそ
の周囲が囲こまれた状態になっている。

したがって、抵抗層５４からのリーク電流を小さくする
ことができ、抵抗層５４における抵抗値の高精度化を図
ることができる。

そして同図ａは電流特性曲線の飽和特性を軽減する場合
に適した構造で、抵抗体を構成する低濃度半導体層５４
と高濃度の半導体層６０との間に間隔を設けた場合であ
る。

同図すは高濃度層６０に連続して抵抗層５４を形成した
場合で、この場合は層５４と６０に電位差が生ずること
により層５４と６０間の半導体接合境界部の空乏層は層
５４側に拡がり易くなるため、層５４の電流を流しうる
幅は前記電位差が大きくなるとともに等何曲に狭くなっ
て、層５４の電流特性曲線の飽和特性は顕著になる。

従って、単位面積（長さ）当りの抵抗を高くしようとす
る場合は、第８図すの構造が適すことになる。

一方、抵抗の電流特性曲線の飽和特性を軽減したい場合
には、抵抗素子たる半導体層が形成される半導体領域を
抵抗素子の一端と接続していたが、この接続手段を中止
し、単にＰＮ接合の接続だけとすればよい。

上記本発明に従う電流特性曲線の飽和特性は、各抵抗素
子の端子間電圧俄抗素子に加わる電圧）にのみ依存する
のであるから、供給電圧を等分した分割電位を得るのに
伺ら支障とならず極めて好都合である。

さらに、単位面積当りの抵抗をより高くする例えば抵抗
用半導体層をより浅くするとか更に抵抗用半導体層の不
純物濃度を下げることによって生ずる電流特性曲線の飽
和特性が前記の如く供給電圧の分割特性に支障ないから
、高密度集積化に有利なものとなる。

以上供給電圧を４等分した分割電位を得る場合を示した
が、第２図においてトランジスタＰ１、抵抗Ｒ１＋ Ｒ
ｏｔを使用せず、■２端子に接地電位が与えられるとす
れば、■３．■４に供給電圧ＶＯＰＵ（”Ｖ５）を３等
分した分割電位即ち、■３＝３Ｖ ＣＰＵの電位、■４
に３ ｖＣＰＵの電位が得られる。

一方、トランジスタＮ１、抵抗Ｒ４Ｊ ＲＯ４を使用せ
ず、■４にＶ Ｃ！ＰＵを供給すれば、■２．■３に３
等分した分割電位即ち、■２に３ ｖＣＰＵの電位、■
３に３ ｖＣＰＵの電位が得られる。

一般に、本発明はＮ等分（Ｎ−２以上の整数）した分割
電位を得るのに使用できる。

また本発明においては、第２図中に点線で示したように
、接地端ｖ１と■２端間にＰチャネルＭＯＳトランジス
タＰ。

、他方のＶ ＣＰＵ電位電位供給端上５４端間にＮチャ
ネルＭＯ８Ｉ−ランジスタＮ。

を接続し、ＰｏとＮ。

に同一の制御信号Ｗを与えて交互にＯＮ、ＯＦＦさせる
ことにより、（イ）ＰｏがＯＮでＮ。

がＯＦＦのとき、■２端は接地レベルとして、■３．■
４端にＶ ＣＰＵの３等分した分割電２ 位即ち■３端に−Ｖ ＣＰＵの電位、ｖ４端に３■。

ＰＵの電位を与え、（ロ）Ｐｏが０ＦＦ１ＮｏがＯＮの
とき、■４端はＶ ＣＰＵレベルとして、ｖ２．■３端
にＶ ＣＰＵの３等分した分割電位即ちｖ２端に３■ｃ
ＰＵの電位、■３端に３ ｖＣＰＵの電位を与えること
により、液晶駆動回路を簡略化するのに適した変形的な
使用の場合でもよい。

更に抵抗Ｒ８１１ＲＯ４を省略してＲ８２１ＲＯ３によ
る電圧分割回路としてもよい。

また実施例では本発明をＮ型半導体を基体として構成し
た場合を述べたが、Ｐ型半導体基体を用いた場合でも、
各半導体層の導電型及びトランジスタのチャネル型を反
転し、供給電圧を正で考えるようにすればよい。

また実施例では抵抗Ｒ８１〜ＲＯ４を直接直列接続した
が、これら抵抗にダイオードやＭＯ８Ｉ−ランジスタを
それぞれ直列介挿してもよい。

この場合これらスイッチング素子はオン、オフ制御され
ることにより、抵抗Ｒ８１〜ＲＯ４を流れる電流の削減
化が可能となる。

また第７図では、ウェル層５２１〜５２４をそれぞれ独
立に形成したが、例えば分割電ＥＶ２． Ｖ４には精密
さが要求されない場合は、ウェル層５２１と５２２，５
２３と５２４をそれぞれ合一化してもよい。

また実施例ではウェル層５２１〜５２４と導体５６１〜
５６４をコンタクトした場合を説明したが、これらの間
のコンタクト部は省略することもできる。

本発明の利点は、上記の如く理想的な電圧分割特性を有
するのに有利な外に、相補形ＭＯ８論理回路を集積する
場合には、従来法と較べて新たなプロセスを追加せずと
も実現できることである。

即ち、本発明の抵抗素子たる半導体層を形成するための
半導体基体中の基体と逆導伝形の半導体層は、基体と同
型のチャンネルを有するＭＯＳを形成するための半導体
層形成時に同時に形成できる。

また、近年は低不純物濃度００１５〜１０１６程度）の
半導体表面の安定化を計るため、少なくとも能動領域で
あるＭＯＳトランジスターのチャンネル部分を除いて、
半導体基板表面に基板と同形であって、基板濃度より少
し高い濃度（１０〜１００倍程度）の半導体層をイオン
インプランテーションによって浅く形成する場合が多い
が、この場合には、抵抗素子たる半導体層をその半導体
と逆の形のチャンネル形のＭＯＳを形成する基板半導体
表面の安定化に用いるイオンインプランテーション等の
工程と同時に形成できる等、量産化の上でも種々のメリ
ットを有するものである。

【図面の簡単な説明】

第１図は液晶表示部の結線図、第２図は電圧分割回路図
、第３図は電圧分割回路の構成図、第４図はその電流特
性図、第５図ａは相補ＭＯ８型インバータ回路図、同図
すは同回路の構造図、第６図、第７図は本発明の一実施
例の構造図、第８図ａ、ｂは本発明の他の実施例を説明
するための構造図、第９図はその電流特性図である。 ４１・・・・・・半導体基体、５２□〜５２４・・・・
・−ウェル層、５４１〜５４４・・・・・・抵抗層、５
５０，５６１〜５５４、５６４・・・・・・導体。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型半導体基体に、互に分離された少くとも
   ２個の第２導電型ウェル層を設け、これらウェル層にそ
   れぞれ第１導電型の抵抗層を設け、この抵抗層の周囲を
   囲こみかつ一部が抵抗層と電気的に接続される第２導電
   型で上記ウェル層よりも高不純物濃度の半導体層を設け
   、上記抵抗層を直列接続し、これにより形成された直列
   抵抗体の両端をそれぞれ対応する電位供給端に接続し、
   前記抵抗層の直列接続端を電圧出力端としたことを特徴
   とする集積回路装置。 ２ 第１導電型半導体基体に、互に分離された少くとも
   ２個の第２導電型ウェル層を設け、これらウェル層にそ
   れぞれ同−形状及び同一抵抗特性の第１導電型抵抗層を
   設け、この第１導電型抵抗層の周囲を囲こみかつ一部が
   第１導電型抵抗層と電気的に接続される第２導電型で上
   記ウェル層よりも高不純物濃度の半導体層を設け、上記
   抵抗層を直列接続し、これにより形成された抵抗直列体
   の両端をそれぞれ対応する電位供給端に接続し、前記抵
   抗層の直列接続端を電圧出力端としたことを特徴とする
   集積回路装置。