JPH027464A - 相補型ｍｉｓ集積回路 - Google Patents
相補型ｍｉｓ集積回路Info
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- JPH027464A JPH027464A JP63157059A JP15705988A JPH027464A JP H027464 A JPH027464 A JP H027464A JP 63157059 A JP63157059 A JP 63157059A JP 15705988 A JP15705988 A JP 15705988A JP H027464 A JPH027464 A JP H027464A
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- insulating film
- gate insulating
- transistor
- channel transistor
- channel
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- 230000000295 complement effect Effects 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２種類の電源電圧を用いる相補型ＭＩＳ集積
回路に関するものである。
回路に関するものである。
（従来の技術）
近年アナログ回路においても低消費電力化の傾向が強く
、相補型ＭＩＳ集積回路が適用されることが多くなって
きた。その場合、部品点数の削減の面からディジタル回
路を同一チップ上に共存させたアナログ／ディジタル混
在の集積回路とすることが必要となる。アナログ回路に
おいては、通常高い信号対雑音比や大きなダイナミック
レンジが必要なため、±５ｖ程度の両極性電源が用いら
れることが多いが、ディジタル回路においては、外部回
路との接続の面等から＋５ｖの電源が適当であり、結局
同一の集積回路上に２種類の電源が共存することになる
。
、相補型ＭＩＳ集積回路が適用されることが多くなって
きた。その場合、部品点数の削減の面からディジタル回
路を同一チップ上に共存させたアナログ／ディジタル混
在の集積回路とすることが必要となる。アナログ回路に
おいては、通常高い信号対雑音比や大きなダイナミック
レンジが必要なため、±５ｖ程度の両極性電源が用いら
れることが多いが、ディジタル回路においては、外部回
路との接続の面等から＋５ｖの電源が適当であり、結局
同一の集積回路上に２種類の電源が共存することになる
。
従来このような単極性および両極性２種類の電源を有す
る相補型ＭＩＳ集積回路は以下に示すようなものであっ
た。
る相補型ＭＩＳ集積回路は以下に示すようなものであっ
た。
第２図は従来例の相補型ＭＩＳ集積回路の断面を表わし
ており、同図において、Ｎ型シリコン基板２１内に第１
のＰ型ウェル領域２２および第２のＰ型ウェル領域２３
が形成されており、基板２１の表面に沿ってフィールド
絶縁膜２４が形成されている。
ており、同図において、Ｎ型シリコン基板２１内に第１
のＰ型ウェル領域２２および第２のＰ型ウェル領域２３
が形成されており、基板２１の表面に沿ってフィールド
絶縁膜２４が形成されている。
さらに、基板２１の表面に沿って第１のゲート絶縁膜２
５と、それよりも厚い第２のゲート絶縁膜２６とが形成
されている。２７はゲート電極である。第１のＰ型ウェ
ル領域２２および第２のＰ型ウェル領域２３は、Ｐ＋型
コンタクト領域２８および２９を介してそれぞれＯｖお
よび一５ｖに固定されている。
５と、それよりも厚い第２のゲート絶縁膜２６とが形成
されている。２７はゲート電極である。第１のＰ型ウェ
ル領域２２および第２のＰ型ウェル領域２３は、Ｐ＋型
コンタクト領域２８および２９を介してそれぞれＯｖお
よび一５ｖに固定されている。
基板２１は＋５ｖに固定されている。
ゲート電極２７に接して各領域内にＮ＋型領領域３０３
１およびＰ１型領域３２．３３が形成されており、Ｍ工
Ｓトランジスタを構成している。３４は単極性電源用相
補型ＭＩＳトランジスタ、３５は両極性電源用相補型Ｍ
ＩＳトランジスタである。
１およびＰ１型領域３２．３３が形成されており、Ｍ工
Ｓトランジスタを構成している。３４は単極性電源用相
補型ＭＩＳトランジスタ、３５は両極性電源用相補型Ｍ
ＩＳトランジスタである。
両極性電源用のトランジスタに厚いゲート絶縁膜を用い
ているのはドレイン付近の電界を緩和していわゆる基板
電流を抑制し、寄生バイポーラ効果によるトランジスタ
のブレークダウンを防止するためである。
ているのはドレイン付近の電界を緩和していわゆる基板
電流を抑制し、寄生バイポーラ効果によるトランジスタ
のブレークダウンを防止するためである。
（発明が解決しようとする課題）
上記のような従来例の相補型ＭＩＳ集積回路においては
、同一基板上に４種類のトランジスタがあり、ゲート酸
化膜も２種類あるため、それぞれのトランジスタのしき
い値電圧を制御することが困難な欠点があった。
、同一基板上に４種類のトランジスタがあり、ゲート酸
化膜も２種類あるため、それぞれのトランジスタのしき
い値電圧を制御することが困難な欠点があった。
また、両極性電源用のトランジスタは特にアナログ用途
の場合、電流の精度が要求されると、ドレインに印加さ
れる電圧が高いことから通常ゲート長を比較的大きい値
とするため、ゲート絶縁膜厚を厚くしたこととあいまっ
てキャリアの移動度の小さいＰチャネルトランジスタに
おいてトランジスタの幅が非常に大きくなる欠点があっ
た。
の場合、電流の精度が要求されると、ドレインに印加さ
れる電圧が高いことから通常ゲート長を比較的大きい値
とするため、ゲート絶縁膜厚を厚くしたこととあいまっ
てキャリアの移動度の小さいＰチャネルトランジスタに
おいてトランジスタの幅が非常に大きくなる欠点があっ
た。
本発明の目的は、従来の欠点を解消し、高い方の電源電
圧で用いるＰチャネルＭＩＳトランジスタの幅を小さく
することができ、さらに、しきい値電圧の制御が容易な
相補型ＭＩＳ集積回路を提供することである。
圧で用いるＰチャネルＭＩＳトランジスタの幅を小さく
することができ、さらに、しきい値電圧の制御が容易な
相補型ＭＩＳ集積回路を提供することである。
（課題を解決するための手段）
本発明の相補型ＭＩＳ集積回路は、第１の電源電圧が印
加される第１の回路と第１の電源電圧より高い第２の電
源電圧が印加される第２の回路とを有する集積回路にお
いて、第１の回路を構成するＮチャネルおよびＰチャネ
ルＭ工Ｓトランジスタと第２の回路を構成するＰチャネ
ルＭ工Ｓトランジスタとのゲート絶縁膜膜厚が第１の膜
厚であり、第２の回路を構成するＮチャネルＭ工Ｓトラ
ンジスタのゲート絶縁膜膜厚が第１の膜厚よりも厚い第
２の膜厚である構造のものである。
加される第１の回路と第１の電源電圧より高い第２の電
源電圧が印加される第２の回路とを有する集積回路にお
いて、第１の回路を構成するＮチャネルおよびＰチャネ
ルＭ工Ｓトランジスタと第２の回路を構成するＰチャネ
ルＭ工Ｓトランジスタとのゲート絶縁膜膜厚が第１の膜
厚であり、第２の回路を構成するＮチャネルＭ工Ｓトラ
ンジスタのゲート絶縁膜膜厚が第１の膜厚よりも厚い第
２の膜厚である構造のものである。
（作 用）
本発明の相補型ＭＩＳ集積回路では、しきい値電圧の制
御が容易である。また、高い方の電源電圧で用いるＰチ
ャネルＭＩＳトランジスタの幅を小さくすることができ
る。
御が容易である。また、高い方の電源電圧で用いるＰチ
ャネルＭＩＳトランジスタの幅を小さくすることができ
る。
（実施例）
本発明の一実施例を第１図に基づいて説明する。
第１図は本発明の相補型ＭＩＳ集積回路の断面図である
。同図において、Ｎ型半導体基板１の表面に沿って第１
のＰ型ウェル領域２および第２のＰ型ウェル領域３が形
成されており、基板１の表面に沿ってフィールド絶縁膜
４が形成されている。
。同図において、Ｎ型半導体基板１の表面に沿って第１
のＰ型ウェル領域２および第２のＰ型ウェル領域３が形
成されており、基板１の表面に沿ってフィールド絶縁膜
４が形成されている。
さらに、基板１の表面に沿って厚さ２０〜３０ｍの第１
のゲート絶縁膜５と、厚さ４０〜５０＋ｇ＋の第２のゲ
ート絶縁膜６とが形成されている。７はゲート電極であ
る。第１のＰ型ウェル領域２および第２のＰ型ウェル領
域３は、Ｐ＋型コンタクト領域８および９を介してそれ
ぞれｏｖおよび一５ｖに固定されている。基板１は＋５
ｖに固定されている。
のゲート絶縁膜５と、厚さ４０〜５０＋ｇ＋の第２のゲ
ート絶縁膜６とが形成されている。７はゲート電極であ
る。第１のＰ型ウェル領域２および第２のＰ型ウェル領
域３は、Ｐ＋型コンタクト領域８および９を介してそれ
ぞれｏｖおよび一５ｖに固定されている。基板１は＋５
ｖに固定されている。
ゲート電極７に接して各領域内にＮ０型領域１ｏ。
１１およびＰ＋型領域１２．１３が形成されており、Ｍ
ＩＳＩ−ランジスタを構成している。１４は単極性電源
用相補型ＭＩＳトランジスタ、１５は両極性電源用相補
型ＭＩＳトランジスタである。ここで、両極性電源用相
補型Ｍ工Ｓトランジスタ１５のうちＰチャネルＭ工Ｓト
ランジスタ側には第１のゲート絶縁膜５が適用されてい
るが、−船釣にＰチャネルトランジスタにおいてはいわ
ゆるホットキャリアの発生が少なく、また基板がＮ型で
あることにより、基板の抵抗が低いため寄生バイポーラ
動作によるブレークダウンの問題は生じにくい。
ＩＳＩ−ランジスタを構成している。１４は単極性電源
用相補型ＭＩＳトランジスタ、１５は両極性電源用相補
型ＭＩＳトランジスタである。ここで、両極性電源用相
補型Ｍ工Ｓトランジスタ１５のうちＰチャネルＭ工Ｓト
ランジスタ側には第１のゲート絶縁膜５が適用されてい
るが、−船釣にＰチャネルトランジスタにおいてはいわ
ゆるホットキャリアの発生が少なく、また基板がＮ型で
あることにより、基板の抵抗が低いため寄生バイポーラ
動作によるブレークダウンの問題は生じにくい。
なお、本実施例では、ゲート絶縁膜に関し薄い方を第１
．厚い方を第２としたが、これは形成順序を表わすもの
ではなく、どちらを先に形成してもよい。
．厚い方を第２としたが、これは形成順序を表わすもの
ではなく、どちらを先に形成してもよい。
（発明の効果）
本発明によれば、高い方の電源電圧を適用する相補型Ｍ
工Ｓトランジスタにおいて、Ｐチャネルトランジスタの
ゲート絶縁膜がＮチャネルトランジスタのグー１−絶縁
膜より薄いため、Ｐチャネルトランジスタの単位幅あた
りの電流駆動能力が大きく、結果としてＰチャネルトラ
ンジスタの幅が縮小でき、集積度を向上させることがで
きる。
工Ｓトランジスタにおいて、Ｐチャネルトランジスタの
ゲート絶縁膜がＮチャネルトランジスタのグー１−絶縁
膜より薄いため、Ｐチャネルトランジスタの単位幅あた
りの電流駆動能力が大きく、結果としてＰチャネルトラ
ンジスタの幅が縮小でき、集積度を向上させることがで
きる。
また、チャネル部分のみについて云えばＰチャネルトラ
ンジスタは１種類のみであり、しきい値電圧の制御を同
時に行うことができて工程が簡略化され、その実用上の
効果は大である。
ンジスタは１種類のみであり、しきい値電圧の制御を同
時に行うことができて工程が簡略化され、その実用上の
効果は大である。
第１図は本発明の一実施例による相補型ＭＩＳ集積回路
の断面図、第２図は従来の相補型ＭＩＳ集積回路の断面
図である。 １ ・・・基板、 ２・・・第１のＰ型ウェル領域、
３・・・第２のＰ型ウェル領域、４・・・フィールド絶
縁膜、 ５・・・第１のゲート絶縁膜、 ６・・・第２
のゲート絶縁膜、 ７・・・ゲート電極、 ８，９ ・
・・Ｐ９型コンタクト領域、１０．１１・・・Ｎ＋型領
領域１２．１３・・・Ｐゝ型領領域１４・・・単極性電
源用相補型ＭＩＳトランジスタ、１５・・・両極性電源
用相補型ＭＩＳトランジスタ。 特許出願人 松下電子工業株式会社 第１図 第２図
の断面図、第２図は従来の相補型ＭＩＳ集積回路の断面
図である。 １ ・・・基板、 ２・・・第１のＰ型ウェル領域、
３・・・第２のＰ型ウェル領域、４・・・フィールド絶
縁膜、 ５・・・第１のゲート絶縁膜、 ６・・・第２
のゲート絶縁膜、 ７・・・ゲート電極、 ８，９ ・
・・Ｐ９型コンタクト領域、１０．１１・・・Ｎ＋型領
領域１２．１３・・・Ｐゝ型領領域１４・・・単極性電
源用相補型ＭＩＳトランジスタ、１５・・・両極性電源
用相補型ＭＩＳトランジスタ。 特許出願人 松下電子工業株式会社 第１図 第２図
Claims (1)
- 第１の電源電圧が印加される第１の回路と、前記第１の
電源電圧よりも高い第２の電源電圧が印加される第２の
回路とを有する集積回路において、前記第１の回路を構
成するＮチャネルおよびＰチャネルＭＩＳトランジスタ
と、前記第２の回路を構成するＰチャネルＭＩＳトラン
ジスタとのゲート絶縁膜膜厚が第１の膜厚であり、前記
第２の回路を構成するＮチャネルＭＩＳトランジスタの
ゲート絶縁膜膜厚が、前記第１の膜厚よりも厚い第２の
膜厚であることを特徴とする相補型ＭＩＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157059A JPH027464A (ja) | 1988-06-25 | 1988-06-25 | 相補型ｍｉｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157059A JPH027464A (ja) | 1988-06-25 | 1988-06-25 | 相補型ｍｉｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027464A true JPH027464A (ja) | 1990-01-11 |
Family
ID=15641312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157059A Pending JPH027464A (ja) | 1988-06-25 | 1988-06-25 | 相補型ｍｉｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04122063A (ja) * | 1990-09-12 | 1992-04-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010153891A (ja) * | 1996-04-08 | 2010-07-08 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1988
- 1988-06-25 JP JP63157059A patent/JPH027464A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04122063A (ja) * | 1990-09-12 | 1992-04-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010153891A (ja) * | 1996-04-08 | 2010-07-08 | Renesas Electronics Corp | 半導体集積回路装置 |
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