JPH03791B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高速スイツチングを行うことができ
消費電力の少ない切り込み型絶縁ゲート静電誘導
トランジスタに関する。

（従来の技術） 従来より、高周波幅や集積回路用に絶縁ゲート
型トランジスタが用いられているが、駆動能力が
小さいという欠点を有している。例えば、絶縁ゲ
ート型トランジスタの応用として、相補型絶縁ゲ
ートトランジスタ集積回路（Ｃ−MOS）が知ら
れているが、消費電力が少ないものの、駆動能力
が小さく動作速度が遅い。このような欠点を克服
するものとして、本発明者の１人から、絶縁ゲー
ト静電誘導トランジスタ（例えば、特願昭52−
1756号）や、切り込み型絶縁ゲート静電誘導トラ
ンジスタ（例えば、特願昭52−13707号）が提案
されている。絶縁ゲート静電誘導トランジスタは
ドレイン電界の効果がソースにまで及ぶように設
計され、半導体・絶縁膜界面のみならず、基板中
をも電流が流れるために、駆動能力が大きいなど
の特徴を持つ。特に、切り込み型絶縁ゲート静電
誘導トランジスタはチヤネルが半導体基板の深さ
方向に形成されるために、チヤネル長やゲート長
の制御性がよく、短チヤネル化に適している。し
たがつて、駆動能力を大きくすることができ、ま
た、寄生容量も減らせるために、高速トランジス
タや高速、低消費電力の集積回路としてすぐれた
性能を発揮する。

以下、第４図を用いて先行技術を説明する。第
４図ａに従来の切り込み型絶縁ゲート静電誘導ト
ランジスタの断面構造例を示す。同図中の符号４
０は半導体基板を示しており、その主表面の一部
にＵ字型の溝が設けられている。そして、このＵ
字型溝の中にドレイン領域４１、チヤネル領域４
３、ソース領域４２が順に深さ方向に設けられ、
ドレイン領域４１にドレイン電極４１′にドレイ
ン電極４１′が接続されている。ドレイン領域４
１、ソース領域４２はそれぞれ10¹⁸〜10²¹cm^-3程
度の不純物密度を有しており、導電型はｐ型でも
ｎ型でもかまわない。また、領域４１をソース領
域、領域４２をドレイン領域としてもかまわな
い。チヤネル領域４３は10¹²〜10¹⁶cm^-3程度の不
純物密度を有する。その導電型はドレイン領域４
１及びソース領域４２と同一でも反対でもかまわ
ないし、多層構造になつていてもかまわないが、
少なくともその動作領域の一部においてドレイン
領域４１から広がつた空乏層がソース領域４２に
到達すべく、その不純物密度が前記Ｕ字型溝の深
さとともに決定される。チヤネル領域４３に接し
て酸化膜等のゲート絶縁膜４４が設けられてお
り、100〜1000Å程度の膜厚を有する。そして、
ゲート絶縁膜４４の反対側には金属や多結晶シリ
コン等からなるゲート電極４４′が設けられてい
る。なお、図中の符号４５はフイールド酸化膜を
示している。第４図ａに示したような従来の切り
込み型絶縁ゲート静電誘導トランジスタは半導体
基板に対して深さ方向に形成されるために、成膜
の精度でトランジスタの寸法を制御でき、短チヤ
ネルの高速トランジスタには非常に適しており、
高速、低消費電力の集積回路が実現されている。
しかしながら、従来の切り込み型絶縁ゲート静電
誘導トランジスタは、ドレイン領域４１とソース
領域４２がチヤネル領域４３をはさんで対向して
いるため、特に高速化を図り短チヤネル化を行つ
た場合、ドレイン電界の影響によつてゲート表面
から離れた所でもドレイン・ソース間に電流が流
れる。この電流成分はゲート電圧によつて制御で
きない。したがつて、オフ時のリーク電流が大き
く、ドレイン・ソース間耐圧が小さいなどの欠点
を有することになる。例えば、第４図ｂは、チヤ
ネル長約0.5μｍ、チヤネル不純物ドーズ量約２×
10¹³cm^-2、ゲート酸化膜厚約250Åに設計された
従来の切り込み型絶縁ゲート静電誘導トランジス
タのドレイン電流−ドレイン電圧特性の例であ
る。ゲート電圧が0Vの時にもドレイン電圧の増
加にしたがつてドレイン電流が流れてしまつてい
る。もち論、チヤネル領域４３の不純物密度を選
択することによつて、このようなバルク側を流れ
る電流をある程度抑えることは可能である。同図
ｃは、チヤネル長約0.5μｍ、チヤネル不純物ドー
ズ量約６×10¹³cm^-2、ゲート酸化膜厚約250Åに
設計された従来の切り込み型絶縁ゲート静電誘導
トランジスタのドレイン電流−ドレイン電圧特性
の例である。このように、オフ時のリーク電流は
改善されるものの、今度はドレイン側の静電誘導
効果がソース側に及びにくくなり、素子のスレツ
シヨルド電圧が上がるなど駆動能力をある程度犠
牲にすることになる。

（発明が解決しようとする問題点） 本発明の目的は、前記の切り込み型絶縁ゲート
静電誘導トランジスタの欠点を克服して特性を改
善し、より高速スイツチングを行うことができ消
費電力の少ない切り込み型絶縁ゲート静電誘導ト
ランジスタを提供することである。

（問題点を解決するための手段） このため、本発明では、切り込み型絶縁ゲート
静電誘導トランジスタのドレイン領域をソース領
域がチヤネル領域をはさんで対向する部分を持た
ないように両者を配置する。すなわち、第１図ａ
において、半導体基板１０表面に設けられたＵ字
型溝の頂部にドレイン領域１１を配置し、Ｕ字型
溝の側壁下端に接し、かつＵ字型溝の底部に沿つ
てソース領域１２を配置する。

（作用） この様な構造においては、絶縁ゲート表面１４
から離れるにしたがつてドレイン・ソース間距離
が大きくなり、絶縁ゲート１４から離れた部分の
ドレイン・ソース間電界は緩和される。その結
果、ドレイン・ソース間のリーク電流を増加させ
ることなく短チヤネル化を行え、高速スイツチン
グを行うことができ消費電力の少ない切り込み型
絶縁ゲート静電誘導トランジスタとなる。

（実施例） 第１図ａに本発明による切り込み型絶縁ゲート
静電誘導トランジスタの断面構造の１例を示す。
同図中の符号１０は半導体基板を示しており、そ
の主表面の一部にＵ字型の溝が設けられている。
そして、このＵ字型溝の中にドレイン領域１１と
チヤネル領域１３が順に深さ方向に設けられ、ド
レイン領域１１にドレイン電極１１´が接続され
ている。また、ソース領域１２は、ドレイン領域
と対向する部分がないように、Ｕ字型溝の側壁下
端に接してかつこの溝に沿つて設けられている。
ドレイン領域１１、ソース領域１２はそれぞれ
10¹⁸〜10²¹cm^-3程度の不純物密度を有しており、
導電型はｐ型でもｎ型でもかまわない。また、領
域１１をソース領域、領域１２をドレイン領域と
してもかまわない。チヤネル領域１３は10¹²〜
10¹⁶cm^-3程度の不純物密度を有する。その導電型
はドレイン領域１１及びソース領域１２と同一で
も反対でもかまわないし、多層構造になつていて
も、また、ドレイン領域に近づくに従つて減少す
るような不純物分布を有していてもかまわない
が、少なくともその動作領域の一部においてドレ
イン領域１１から広がつた空乏層がソース領域１
２に到達すべく、その不純物密度が前記Ｕ字型溝
の深さとともに決定される。チヤネル領域１３に
接して酸化膜等のゲート絶縁膜１４が設けられて
おり、100〜1000Å程度の膜厚を有する。そして、
ゲート絶縁膜１４の反対側には金属や多結晶シリ
コン等からゲート電極１４′が設けられている。
なお、第１図ａ中の符号１５はフイールド酸化膜
を示している。

この構造においては、従来型と異なり、ドレイ
ン領域１１とソース領域１２はチヤネル領域１３
をはさんで対向する部分を持たない。したがつ
て、バルク側のドレイン電界は従来型に比べて緩
和されることになり、ドレイン・ソース間耐圧は
向上し、リーク電流は減る。第１図ｂに本発明に
よる切り込み型絶縁ゲート静電誘導トランジスタ
のドレイン電圧−ドレイン電流特性を示す。この
場合は、チヤネル長約0.5μｍ、チヤネル不純物ド
ーズ量約５×10¹²cm^-2、ゲート酸化膜厚約250Å
に設計されている。第１図ｂから、従来型よりも
低いチヤネルの不純物密度においても、ドレイン
−ソース間のリーク電流が減つていることがわか
る。

第２図は、本発明の別の切り込み型絶縁静電誘
導トランジスタの断面構造例を示している。半導
体基板２０、ドレイン領域２１、ソース領域２
２、チヤネル領域２３、ドレイン電極２１′、ゲ
ート絶縁膜２４、ゲート電極２４′、フイールド
酸化膜２５の配置については第１図ａのものと同
様である。半導体基板２０により一層ドレイン・
ソース間のリーク電流を抑えるべく設計され、ド
レイン２１とは反対の導電型を有する高不純物密
度領域２６がソース領域２２の近傍に埋め込まれ
ていることがこの実施例の特徴である。

本発明の切り込み型絶縁ゲート静電誘導トラン
ジスタを相補型絶縁ゲート集積回路に応用した場
合の１ゲートの断面構造側を第３図に示す。半導
体基板３０中のＮチヤネル・トランジスタはn⁺
ドレイン領域３１、n⁺ソース領域３３、ｐチヤ
ネル領域３５、ドレイン電極３１′、ゲート絶縁
膜３７、ゲート電極３７′を有しており、Ｐチヤ
ネル・トランジスタは、p⁺ドレイン領域３２、
p⁺ソース領域３４、ｎチヤネル領域３６、ドレ
イン電極３２′、ゲート絶縁膜３７、ゲート電極
３７′を有している。n⁺ドレイン領域３１、p⁺ド
レイン領域３２、n⁺ソース領域３３、p⁺ソース
領域３４はそれぞれ10¹⁸〜10²¹cm^-3程度の不純物
密度を有する。ｐチヤネル領域３５、ｎチヤネル
領域３６はそれぞれ10¹²〜10¹⁶cm^-3程度の不純物
密度を有し、少なくともその動作領域の一部にお
いて、ドレイン領域３１，３２から広がつた空房
層がソース領域３３，３４に到達すべく、その不
純物密度が前記Ｕ字型溝の深さとともに決定され
る。酸化膜等のゲート絶縁膜３７は100〜1000Å
程度の膜厚を有する。なお、図中符号３８はフイ
ールド酸化膜を示している。また、Ｐチヤネル・
トランジスタとＮチヤネル・トランジスタを分離
するためのｐウエル３９が設けてある。ゲート電
極３７′が論理入力、ドレイン電極３１′，３２′
が論理出力であり、電源電圧はソース領域３３と
３４の間に加えられる。

短チヤネル化によつてドレイン電圧の静電誘導
効果ソース領域に及びやすくして素子の駆動能力
を増加させても、本発明の切り込み型絶縁ゲート
静電誘導トランジスタは、ドレイン領域とソース
領域がチヤネル領域をはさんで重なり合つていな
いために、オフ時のリーク電流を小さくすること
ができ、スタンバイ・パワーを減らすことができ
る。したがつて、高速かつ低消費電力の相補型絶
縁ゲート集積回路を提供することができる。

（発明の効果） 以上の様に、本発明においては、従来の切り込
み型絶縁ゲート静電誘導トランジスタの欠点を改
良し、短チヤネル化されドレイン電圧の静電誘導
効果が十分に得られる場合においても、不要なド
レイン・ソース間電流を減少させることができ
る。したがつて、本発明は、高速スイツチングを
行うことができ消費電力の少ない切り込み型絶縁
ゲート静電誘導トランジスタを提供することがで
き、このトランジスタを用いて高速・低消費電力
の絶縁ゲート型トランジスタ集積回路を提供する
ことができ、その工業的価値は大きい。

【図面の簡単な説明】

第１図は本発明の切り込み型絶縁ゲート静電誘
導トランジスタの１実施例を示すもので、同図ａ
は断面構造図、同図ｂはドレイン電流−ドレイン
電圧特性の１例を示すものである。第２図は他の
実施例の断面構造図、第３図は本発明の切り込み
型絶縁ゲート静電誘導トランジスタを用いた集積
回路の１実施例の断面構造図である。第４図は従
来の切り込み型絶縁ゲート静電誘導トランジスタ
の１例を示すもので、同図ａは断面構造図、同図
ｂはドレイン電流−ドレイン電圧特性の１例、同
図ｃはドレイン電流−ドレイン電圧特性の他の例
を示すものである。 １０，２０，３０，４０：半導体基板、１１，
２１，３１，３２，４１：ドレイン領域、１２，
２２，３３，３４，４２：ソース領域、１３，２
３，３５，３６，４３：チヤネル領域、１１′，
２１′，３１′，３２′，４１′：ドレイン電極、１
４，２４，３７，４４：ゲート絶縁膜、１４′，
２４′，３７′，４４′：ゲート電極、１５，２５，
３８，４５：フイールド酸化膜、２６：ドレイン
とは反対の導電型を有する高不純物密度領域、３
９：ｐウエル。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の主表面にＵ字型溝を有し、前記
   Ｕ字型溝の頂部に設けられた高不純物密度のドレ
   イン領域と、前記Ｕ字型溝の側壁下端の少なくと
   も一部に接し、かつ前記ドレイン領域とは対向す
   る部分のない様に前記Ｕ字型溝の底部に沿つて設
   けられた高不純物密度のソース領域とを有し、前
   記ドレイン領域と前記ソース領域との間のチヤネ
   ル領域を流れる電流を前記Ｕ字型溝の少なくとも
   一部に設けられた絶縁ゲートで制御することを特
   徴とする切り込み型絶縁ゲート静電誘導トランジ
   スタ。 ２ 前記ソース領域の近傍に前記ドレイン領域及
   び前記ソース領域の導電型とは異なる導電型の高
   不純物密度領域を設けることにより電流の流れる
   領域を制限したことを特徴とする特許請求の範囲
   第１項記載の切り込み型絶縁ゲート静電誘導トラ
   ンジスタ。 ３ ドレイン領域とソース領域を入れ換えたこと
   を特徴とする特許請求の範囲第１項又は第２項記
   載の切り込み型絶縁ゲート静電誘導トランジス
   タ。 ４ 前記トランジスタが半導体集積回路の構成要
   素の少なくとも一部をなしていることを特徴とす
   る特許請求の範囲第１項から第３項いずれかに記
   載の切り込み型絶縁ゲート静電誘導トランジス
   タ。