JPH06120439A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06120439A JPH06120439A JP4266967A JP26696792A JPH06120439A JP H06120439 A JPH06120439 A JP H06120439A JP 4266967 A JP4266967 A JP 4266967A JP 26696792 A JP26696792 A JP 26696792A JP H06120439 A JPH06120439 A JP H06120439A
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Abstract
(57)【要約】
【目的】ＣＭＯＳ構造の半導体装置でＰ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタの閾値を外部から独立
に設定することにより低消費電力化を図る。 【構成】ＣＭＯＳ構造のＰ型ＭＯＳトランジスタ２のＮ
ウェル６へ高位側電源ＶＤＤより高い電圧を、Ｎ型ＭＯ
Ｓトランジスタ８のＰウェル１２へ接地電位ＧＮＤより
も低い電圧を半導体装置の外部端子７，１３からそれぞ
れ供給することにより、Ｐ型ＭＯＳトランジスタ２およ
びＮ型ＭＯＳトランジスタ８が同時に導通する閾値の範
囲を狭く設定することにより消費電力の低減を図る。
ジスタとＮ型ＭＯＳトランジスタの閾値を外部から独立
に設定することにより低消費電力化を図る。 【構成】ＣＭＯＳ構造のＰ型ＭＯＳトランジスタ２のＮ
ウェル６へ高位側電源ＶＤＤより高い電圧を、Ｎ型ＭＯ
Ｓトランジスタ８のＰウェル１２へ接地電位ＧＮＤより
も低い電圧を半導体装置の外部端子７，１３からそれぞ
れ供給することにより、Ｐ型ＭＯＳトランジスタ２およ
びＮ型ＭＯＳトランジスタ８が同時に導通する閾値の範
囲を狭く設定することにより消費電力の低減を図る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に低消費電力を必要とする半導体装置のトランジスタ構
成に関する。
に低消費電力を必要とする半導体装置のトランジスタ構
成に関する。
【０００２】
【従来の技術】従来、低消費電力の半導体装置として相
補型（以下、ＣＭＯＳと称す）構造のものが用いられて
いる。図３はこのＣＭＯＳ構造の半導体装置のインバー
タを回路図で示したものである。
補型（以下、ＣＭＯＳと称す）構造のものが用いられて
いる。図３はこのＣＭＯＳ構造の半導体装置のインバー
タを回路図で示したものである。
【０００３】図３によれば、入力信号線１、ゲート３，
９、Ｐチャネル型絶縁ゲート電界効果トランジスタ（以
下、Ｐ型ＭＯＳトランジスタと称す）２、Ｎチャネル型
絶縁ゲート電界効果トランジスタ（以下、Ｎ型ＭＯＳト
ランジスタと称す）８、出力信号線１４を有している。
９、Ｐチャネル型絶縁ゲート電界効果トランジスタ（以
下、Ｐ型ＭＯＳトランジスタと称す）２、Ｎチャネル型
絶縁ゲート電界効果トランジスタ（以下、Ｎ型ＭＯＳト
ランジスタと称す）８、出力信号線１４を有している。
【０００４】Ｎ型ＭＯＳトランジスタ８において、ソー
ス１０は通常は接地電位（以下、ＧＮＤと称す）に接地
され、ドレイン１１は出力信号線１４に接続され、Ｐウ
ェル１２は通常はＧＮＤに接続されている。
ス１０は通常は接地電位（以下、ＧＮＤと称す）に接地
され、ドレイン１１は出力信号線１４に接続され、Ｐウ
ェル１２は通常はＧＮＤに接続されている。
【０００５】一方Ｐ型ＭＯＳトランジスタ２において、
ソース４は通常は、半導体装置の高位側電源電位（以下
ＶＤＤと称す）に接続され、またドレイン５は前述した
Ｎ型ＭＯＳトランジスタ８のドレイン１１と共通に接続
され、Ｐ型ＭＯＳトランジスタ２のＮウェル６は通常は
ＶＤＤに接続される。
ソース４は通常は、半導体装置の高位側電源電位（以下
ＶＤＤと称す）に接続され、またドレイン５は前述した
Ｎ型ＭＯＳトランジスタ８のドレイン１１と共通に接続
され、Ｐ型ＭＯＳトランジスタ２のＮウェル６は通常は
ＶＤＤに接続される。
【０００６】この場合、例えば入力信号線１にＧＮＤの
電位が供給されるとＰ型ＭＯＳトランジスタ２が導通
し、出力信号線１４には、ＶＤＤ電位が出力される。ま
た入力信号線１にＶＤＤ電位が供給されると、Ｎ型ＭＯ
Ｓトランジスタ８が導通し、出力信号線１４にはＧＮＤ
電位が出力される。
電位が供給されるとＰ型ＭＯＳトランジスタ２が導通
し、出力信号線１４には、ＶＤＤ電位が出力される。ま
た入力信号線１にＶＤＤ電位が供給されると、Ｎ型ＭＯ
Ｓトランジスタ８が導通し、出力信号線１４にはＧＮＤ
電位が出力される。
【０００７】このように図３に示された回路は、入力信
号線１の信号を丁度反転させた形で出力信号線１４へ伝
達していることからインバータと呼ばれ、またＰ型ＭＯ
Ｓトランジスタ２とＮ型ＭＯＳトランジスタ８を、コン
プリメンタリな形で接続していることから、Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙＭＯＳ、すなわちＣＭＯＳ構造と呼ば
れている。
号線１の信号を丁度反転させた形で出力信号線１４へ伝
達していることからインバータと呼ばれ、またＰ型ＭＯ
Ｓトランジスタ２とＮ型ＭＯＳトランジスタ８を、コン
プリメンタリな形で接続していることから、Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙＭＯＳ、すなわちＣＭＯＳ構造と呼ば
れている。
【０００８】また、ＣＭＯＳ構造のインバータは、静止
状態において、一方のＭＯＳトランジスタしか導通して
いないため、低消費電力用の半導体装置として広く用い
られている。
状態において、一方のＭＯＳトランジスタしか導通して
いないため、低消費電力用の半導体装置として広く用い
られている。
【０００９】
【発明が解決しようとする課題】図３で示す従来のＣＭ
ＯＳ構造のインバータでは、入力信号線１に（ＶＤＤ−
ＧＮＤ）／２の電位を供給するとＮ型ＭＯＳトランジス
タ８と、Ｐ型ＭＯＳトランジスタ２の両方が導通状態と
なりソース４からソース１０に向って電流が流れてしま
うという欠点がある。
ＯＳ構造のインバータでは、入力信号線１に（ＶＤＤ−
ＧＮＤ）／２の電位を供給するとＮ型ＭＯＳトランジス
タ８と、Ｐ型ＭＯＳトランジスタ２の両方が導通状態と
なりソース４からソース１０に向って電流が流れてしま
うという欠点がある。
【００１０】通常、図３に示すような回路構成の場合、
Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの閾
値が共に０．７Ｖのときに入力信号線１に約０．７Ｖの
電位を供給すると、Ｐ型ＭＯＳトランジスタ２は導通状
態、Ｎ型ＭＯＳトランジスタ８は導通し始め、一方入力
信号線１に約ＶＤＤ−０．７Ｖの電位が供給されると、
Ｎ型ＭＯＳトランジスタ８が導通状態、Ｐ型ＭＯＳトラ
ンジスタ２が導通し始める。したがって、入力信号線１
に０．７Ｖ以上でＶＤＤ−０．７Ｖ以下の電位が供給さ
れると、ソース４からソース１０に向って貫通電流が流
れることになり消費電力が増大するという欠点がある。
Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの閾
値が共に０．７Ｖのときに入力信号線１に約０．７Ｖの
電位を供給すると、Ｐ型ＭＯＳトランジスタ２は導通状
態、Ｎ型ＭＯＳトランジスタ８は導通し始め、一方入力
信号線１に約ＶＤＤ−０．７Ｖの電位が供給されると、
Ｎ型ＭＯＳトランジスタ８が導通状態、Ｐ型ＭＯＳトラ
ンジスタ２が導通し始める。したがって、入力信号線１
に０．７Ｖ以上でＶＤＤ−０．７Ｖ以下の電位が供給さ
れると、ソース４からソース１０に向って貫通電流が流
れることになり消費電力が増大するという欠点がある。
【００１１】特に入力信号線１には完全な方形波が入力
されることはなく、必ずある時間的傾斜をもった信号が
入力されるため、入力レベルが０．７ＶからＶＤＤ−
０．７Ｖ、又はＶＤＤ−０．７Ｖから０．７Ｖに達する
までの時間が長くなり、その分だけ貫通電流が増加する
ことになり、上記欠点は避けることのできない問題とな
っている。
されることはなく、必ずある時間的傾斜をもった信号が
入力されるため、入力レベルが０．７ＶからＶＤＤ−
０．７Ｖ、又はＶＤＤ−０．７Ｖから０．７Ｖに達する
までの時間が長くなり、その分だけ貫通電流が増加する
ことになり、上記欠点は避けることのできない問題とな
っている。
【００１２】また、上記０．７ＶあるいはＶＤＤ−０．
７Ｖの閾値電圧は、半導体装置の基板物質や不純物の物
理定数でほぼ決まる値であり、回路構成を変えずにこの
閾値を自由に変えることは非常に困難である。
７Ｖの閾値電圧は、半導体装置の基板物質や不純物の物
理定数でほぼ決まる値であり、回路構成を変えずにこの
閾値を自由に変えることは非常に困難である。
【００１３】本発明の目的は、上述の欠点を除去するこ
とにより、ＣＭＯＳ構造の半導体装置でＰ型ＭＯＳトラ
ンジスタと、Ｎ型ＭＯＳトランジスタの閾値を半導体装
置の外部から独立に設定することにより両方のトランジ
スタが同時に導通する電圧範囲を狭め、低消費電力化を
図ることにある。
とにより、ＣＭＯＳ構造の半導体装置でＰ型ＭＯＳトラ
ンジスタと、Ｎ型ＭＯＳトランジスタの閾値を半導体装
置の外部から独立に設定することにより両方のトランジ
スタが同時に導通する電圧範囲を狭め、低消費電力化を
図ることにある。
【００１４】
【課題を解決するための手段】本発明の特徴は、相補型
構造を有する半導体装置において、Ｎ型ＭＯＳトランジ
スタのゲート電極直下のＰウェル電位を、前記半導体装
置の接地電位に接続することなく前記Ｐウェル電位を前
記半導体装置の外部から直接供給することができ、Ｐ型
ＭＯＳトランジスタのゲート電極直下のＮウェル電位を
前記半導体装置の高位側電源電位に接続することなく前
記Ｎウェル電位を前記半導体装置の外部から直接供給で
きることにある。
構造を有する半導体装置において、Ｎ型ＭＯＳトランジ
スタのゲート電極直下のＰウェル電位を、前記半導体装
置の接地電位に接続することなく前記Ｐウェル電位を前
記半導体装置の外部から直接供給することができ、Ｐ型
ＭＯＳトランジスタのゲート電極直下のＮウェル電位を
前記半導体装置の高位側電源電位に接続することなく前
記Ｎウェル電位を前記半導体装置の外部から直接供給で
きることにある。
【００１５】
【実施例】次に本発明について、図面を参照して説明す
る。図１は本発明をＣＭＯＳ構造のインバータ回路に適
用したものを示しており、図中の番号および機能・構成
は図３と同様である。図３と異なる点は、Ｎ型ＭＯＳト
ランジスタ８のＰウェル１２をＧＮＤに接続せず、外部
端子１３に引き出している点とＰ型ＭＯＳトランジスタ
２のＮウェル６をＶＤＤに接続せず、外部端子７に引き
出している点である。
る。図１は本発明をＣＭＯＳ構造のインバータ回路に適
用したものを示しており、図中の番号および機能・構成
は図３と同様である。図３と異なる点は、Ｎ型ＭＯＳト
ランジスタ８のＰウェル１２をＧＮＤに接続せず、外部
端子１３に引き出している点とＰ型ＭＯＳトランジスタ
２のＮウェル６をＶＤＤに接続せず、外部端子７に引き
出している点である。
【００１６】今、Ｐウェル１２にＧＮＤよりさらに低い
電位を供給するとそれに合せて、Ｎ型ＭＯＳトランジス
タ８の閾値は上昇する。一方Ｎウェル６にＶＤＤよりさ
らに高い電位を供給すると、Ｐ型ＭＯＳトランジスタ２
の閾値は下降する。
電位を供給するとそれに合せて、Ｎ型ＭＯＳトランジス
タ８の閾値は上昇する。一方Ｎウェル６にＶＤＤよりさ
らに高い電位を供給すると、Ｐ型ＭＯＳトランジスタ２
の閾値は下降する。
【００１７】このため、Ｎ型ＭＯＳトランジスタ８およ
びＰ型ＭＯＳトランジスタ２の両方が導通する電圧範囲
が狭くなり、入力信号線１に、ある時間的傾きをもった
信号が入力されても、消費電力の大幅な低下が可能とな
る。
びＰ型ＭＯＳトランジスタ２の両方が導通する電圧範囲
が狭くなり、入力信号線１に、ある時間的傾きをもった
信号が入力されても、消費電力の大幅な低下が可能とな
る。
【００１８】上記閾値の変化は、バックゲート特性と呼
ばれゲート長が０．８μｍのプロセスでＶＤＤが５Ｖの
場合、Ｐウェル８に−３Ｖを供給すると、Ｎ型ＭＯＳト
ランジスタ８の閾値は、０．７Ｖから１．５Ｖまで上昇
し、一方Ｎウェル６に８Ｖを供給すると、Ｐ型ＭＯＳト
ランジスタ２の閾値は、４．３Ｖから３．５Ｖまで下降
する。
ばれゲート長が０．８μｍのプロセスでＶＤＤが５Ｖの
場合、Ｐウェル８に−３Ｖを供給すると、Ｎ型ＭＯＳト
ランジスタ８の閾値は、０．７Ｖから１．５Ｖまで上昇
し、一方Ｎウェル６に８Ｖを供給すると、Ｐ型ＭＯＳト
ランジスタ２の閾値は、４．３Ｖから３．５Ｖまで下降
する。
【００１９】このため、従来なら入力信号線１になだら
かな傾斜をもつ立ち上りの信号が入った場合、その電圧
が０．７Ｖから４．３Ｖに立ち上るまでの間は、Ｎ型Ｍ
ＯＳトランジスタ８、Ｐ型ＭＯＳトランジスタ２の両方
が導通していたが、本発明では１．５Ｖから３．５Ｖま
での間だけ、両方のトランジスタが導通することになり
明らかに消費電力が低下する。
かな傾斜をもつ立ち上りの信号が入った場合、その電圧
が０．７Ｖから４．３Ｖに立ち上るまでの間は、Ｎ型Ｍ
ＯＳトランジスタ８、Ｐ型ＭＯＳトランジスタ２の両方
が導通していたが、本発明では１．５Ｖから３．５Ｖま
での間だけ、両方のトランジスタが導通することになり
明らかに消費電力が低下する。
【００２０】また、最近ではゲート長の微細化における
耐圧の低下が問題にされているが、これはソース・ドレ
イン間の電界強度増加による耐圧の問題であるため、上
記８Ｖの電圧を加えても、耐圧上何ら問題がないことは
明らかである。
耐圧の低下が問題にされているが、これはソース・ドレ
イン間の電界強度増加による耐圧の問題であるため、上
記８Ｖの電圧を加えても、耐圧上何ら問題がないことは
明らかである。
【００２１】本発明で問題となる耐圧は、ゲート９とＰ
ウェル１２、あるいはゲート３と、Ｎウェル６との耐圧
であるが、これはゲート長０．５μｍのプロセスでも、
１０Ｖ以上の耐圧を有しているため、まったく問題はな
い。
ウェル１２、あるいはゲート３と、Ｎウェル６との耐圧
であるが、これはゲート長０．５μｍのプロセスでも、
１０Ｖ以上の耐圧を有しているため、まったく問題はな
い。
【００２２】次に、本発明の第２の実施例を図２に示す
回路図を用いて説明する。
回路図を用いて説明する。
【００２３】第１の実施例と異なる点は、２入力ＮＡＮ
Ｄ回路に適用したことであり、Ｐ型ＭＯＳトランジスタ
２，１６を並列に接続し、Ｎウェル６，１７を共通に外
部端子７に接続する。又Ｎ型ＭＯＳトランジスタ８，１
８を直列に接続し、Ｐウェル１２，１９を共通に外部端
子１３に接続したことである。図中共通する部分の番号
は図１および図３と同じであり、またそのトランジスタ
の基本動作については前記同様であるため省略する。
Ｄ回路に適用したことであり、Ｐ型ＭＯＳトランジスタ
２，１６を並列に接続し、Ｎウェル６，１７を共通に外
部端子７に接続する。又Ｎ型ＭＯＳトランジスタ８，１
８を直列に接続し、Ｐウェル１２，１９を共通に外部端
子１３に接続したことである。図中共通する部分の番号
は図１および図３と同じであり、またそのトランジスタ
の基本動作については前記同様であるため省略する。
【００２４】
【発明の効果】以上説明したように本発明は、ＣＭＯＳ
構造の半導体装置においてＮ型ＭＯＳトランジスタのＰ
ウェルおよびＰ型ＭＯＳトランジスタのＮウェルへの電
位供給ラインを独立に設け、それぞれの閾値を変化させ
ることにより両方のトランジスタが同時に導通してしま
う閾値電圧の範囲を従来より狭く設定することが可能と
なり、半導体装置の消費電力を大幅に低下させることが
できるという効果を有する。
構造の半導体装置においてＮ型ＭＯＳトランジスタのＰ
ウェルおよびＰ型ＭＯＳトランジスタのＮウェルへの電
位供給ラインを独立に設け、それぞれの閾値を変化させ
ることにより両方のトランジスタが同時に導通してしま
う閾値電圧の範囲を従来より狭く設定することが可能と
なり、半導体装置の消費電力を大幅に低下させることが
できるという効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来のＣＭＯＳ構造のインバータの回路図であ
る。
る。
１ 入力信号線 ２，１６ Ｐ型ＭＯＳトランジスタ ３，９ ゲート ４，１０ ソース ５，１１ ドレイン ６，１７ Ｎウェル ７，１３ 外部端子 １２，１９ Ｐウェル １４ 出力信号線
Claims (1)
- 【請求項１】 相補型構造を有する半導体装置におい
て、Ｎチャネル型絶縁ゲート電界効果トランジスタのゲ
ート直下のＰウェル電位を、前記半導体装置の接地電位
に接続することなく前記Ｐウェル電位を前記半導体装置
の外部から直接供給することができ、Ｐチャネル型絶縁
ゲート電界効果トランジスタのゲート直下のＮウェル電
位を前記半導体装置の高位側電源電位に接続することな
く前記Ｎウェル電位を前記半導体装置の外部から直接供
給できることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266967A JPH06120439A (ja) | 1992-10-06 | 1992-10-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266967A JPH06120439A (ja) | 1992-10-06 | 1992-10-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120439A true JPH06120439A (ja) | 1994-04-28 |
Family
ID=17438201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4266967A Pending JPH06120439A (ja) | 1992-10-06 | 1992-10-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120439A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997021247A1 (fr) * | 1995-12-04 | 1997-06-12 | Hitachi, Ltd. | Circuit integre a semi-conducteurs et son procede de fabrication |
| WO1998054762A1 (fr) * | 1997-05-30 | 1998-12-03 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur et son procede d'excitation |
| US6340825B1 (en) | 1997-08-21 | 2002-01-22 | Hitachi, Ltd. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
-
1992
- 1992-10-06 JP JP4266967A patent/JPH06120439A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997021247A1 (fr) * | 1995-12-04 | 1997-06-12 | Hitachi, Ltd. | Circuit integre a semi-conducteurs et son procede de fabrication |
| US6359472B2 (en) | 1995-12-04 | 2002-03-19 | Hitachi, Ltd. | Semiconductor integrated circuit and its fabrication method |
| US6636075B2 (en) | 1995-12-04 | 2003-10-21 | Hitachi, Ltd. | Semiconductor integrated circuit and its fabrication method |
| US6937068B2 (en) | 1995-12-04 | 2005-08-30 | Hitachi, Ltd. | Semiconductor integrated circuit |
| WO1998054762A1 (fr) * | 1997-05-30 | 1998-12-03 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur et son procede d'excitation |
| US6774440B1 (en) | 1997-05-30 | 2004-08-10 | Sharp Kabushiki Kaisha | Semiconductor device and method for driving the same |
| US6340825B1 (en) | 1997-08-21 | 2002-01-22 | Hitachi, Ltd. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US6611943B2 (en) | 1997-08-21 | 2003-08-26 | Hitachi, Ltd. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US6912697B2 (en) | 1997-08-21 | 2005-06-28 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7541647B2 (en) | 1997-08-21 | 2009-06-02 | Renesas Technology Corp. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US7642601B2 (en) | 1997-08-21 | 2010-01-05 | Renesas Technology Corp. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |