JPS63169113A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路の抵抗回路網に関し、特にデ
プレション型ＭＯ３トランジスタを電流決定要素又は電
圧分割要素として使用する半導体４Ａｆａ回路の抵抗回
路網に関する。

〔従来の技術〕

゛ト導体集積回路、特にアナログ集積回路では抵抗素子
をその回路内に含むことがある。この抵抗素子は、その
絶対精度、相対精度、消費電流、占有面積等の必要性に
応じ、種々の形態で実現されている。製造後のトリミン
グを行なわない抵抗素子では、一般的に、高い絶対精度
、相対精度が要求される場合、消費電流が大きくなり、
占有面積が大きくなる傾向があり、又、低消費電流と小
占有面積とは両立しにくいという傾向がある。それは例
えば、拡散層の幅やＭ　ＯＳ　＋−ランジスタのゲート
幅を小さくすると加工精度が悪くなるからである。

現在のＭＯＳトランジスタを主体とする半導体集積回路
の製造工程とよくマツチする抵抗素子としては、デプレ
ション型ＭＯＳトランジスタを用いた抵抗回路網が挙げ
られる。

第５図は抵抗に流れる電流を基準電流とし、その電流値
の所定倍の電流をカレントミラー回路を介して取り出す
バイアス回路の例であり、ｐチャネルエンハンスメント
型ＭＯＳトランジスタ５３．５４．５５がカレントミラ
ー回路を構成し、又、基準電流の大きさを決定している
のが、ｎチャネルデプレション型ＭＯＳトランジスタ５
２である。なお、このデプレション型ＭＯ３トランジス
タ５２は、例えば、半導体集積回路にイオン注入コード
マスク方式のＲＯＭを内蔵している場合、メモリトラン
ジスタをデプレション型にするイオン注入工程で同時に
形成でき、特に追加の工程が要求されるものではないの
で、特にスタンダード・セル方式のＬＳＩに好都合であ
る。

デプレションＭ　ＯＳ　＋−ランジスタ５２のゲート電
極は、電源電圧の変動に対するトレイン電流の変動を小
さくするため、通常接地電位に接続される。

第６図は端子６６に加えられる第１の基準電位から電位
分割により第２の基準電位を端子６７に得るための抵抗
分割回路の例であり、デプレション型ＭＯ３トランジス
タロ３．６２のソース・ドレイン電極間の抵抗比により
第１の基準電位の分割を行なっている。

前述のデプレション型Ｐｗ１０　Ｓ　？−ランジスタは
、その製造工程に起因する必然的な特性のばらつきが比
較的大きく、余裕を持った回路設計が要求され、同時に
厳密な電流・電圧の要求される回路には適用しにくいも
のである。

第７図はｎチャネルデプレション型ＭＯＩ〜ラー　ンジ
スタのしきい電圧のバックゲート電圧依存性の一例を示
す特性図で、しきい電圧の平均値（○−０＞及び最大値
（×・−・×）、最小値（△・・・△）をプロットしで
ある。しきい電圧のばらつきは、バックゲ−１・電圧が
小さい時、極端に大きくなっている。

１発明が解決しようとする問題点〕 上述した従来の半導体集積回路の抵抗回路網は、デプレ
ション型ＭＯＳトランジスタを含んで構成されているの
で、製造工程に起因するばらつきによる電流値の増減又
は抵抗値の増減が直接回路動作、即ち、半導体集積回路
の消費電流の増減あるいは、基準電圧の増減等として表
われるため、設計マージンの少ないものには適用できな
いという欠点がある。

本発明の目的は、デプレション型ＭＯ８トランジスタを
用いた半導体集積回路の抵抗回路網のばらつきを実質的
に低減することにある。

〔問題点を解決するための手段〕

本発明の半導体集積回路の抵抗回路網は、ｎ（又はｐ）
チャネルデプレション型ＭＯ３トランジスタと、このＭ
ＯＳトランジスタのソース（又はドレイン）と接地端子
間に挿入されてバックゲートバイアス電圧を供給する第
１の抵抗素子と、前記ｎ（又はｐ）チャネルデプレショ
ン型ＭＯＳトランジスタのドレイン（又はソース）と電
源端子間に挿入された第２の抵抗素子とを含んでいると
いうものである。

（：実施例〕 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の回路図である。

この実施例は、ｎチャネルデプレション型ＭＯＳトラン
ジスタ１２と、このＭ　ＯＳ　？−ランジスタ１２のソ
ースと接地端子間に挿入されてバックゲートバイアス電
圧を供給する第１の抵抗素子１１と、ｎチャネルデプレ
ション型ＭＯＳトランジスタ１２のドレインと電源端子
１６間に挿入された第２の抵抗素子（１３）とを含んで
なるカレントミラー回路である。

詳述すると、第２の抵抗素子１３と、１４゜１５はｐチ
ャネルエンハンスメント型ＭＯ３トランジスタで、それ
ぞれのゲート電極が共通に接続され、ｎチャネルデブレ
ショ型Ｍ　ＯＳ　１−ランジスタ１２のトレイン電極に
接続されることによりカレン１〜ミラ一回路を構成して
いる。ｐチャネルエンハンスメント型ＭＯＳトランジス
タ１３゜１４．１５のチャネル長は一般的に同一寸法と
され、１４．１５のチャネル幅は１３のチャネル幅の所
定倍に設計され、１３に流れるドレイン電流の所定倍の
トレイン電流を１４．１５にそれぞれ流すこととなる。

ｐチャネルエンハンスメン１〜型ＭＯＳトランジスタ１
３に流れるドレイン電流はｎチャネルデプレション型Ｍ
ＯＳトランジスタ１２及び第１の抵抗素子１１とにより
決定されている。

ｎチャネルデプレション型ＭＯＳトランジスタ１２はそ
のドレイン電極が、ｐチャネルエンハンスメント型ＭＯ
Ｓトランジスタ１３のゲート電極及びドレイン電極に接
続され、又そのゲート電極がソース電極と共通接続され
、第１の抵抗素子１１の一端に接続される。又第１の抵
抗素子１１の他端は接地端子に接続される。

従って、ｎチャネルデプレションｑ　Ｍ　ＯＳ　ｌ−ラ
ンジスタ１２のソース電極は、第１の抵抗素子１１で発
生する電位降下をバックゲートバイアス電圧として印加
さるることとなり、このためデプレション型ＭＯＳトラ
ンジスタにおける製造工程に起因するしきい電圧のばら
つきを軽減できるものである。

第１の抵抗素子１１は、ＭＯ３型半導体集積回路の製造
工程と一致するように形成されるが、主として、ソース
、ドレイン領域を形成する時に同時に形成できる拡散層
抵抗、あるいはゲート電極の形成と同時に形成できる多
結晶シリコン抵抗、あるいは、イオン注入によるイオン
注入抵抗等が利用できる。

尚、この実施例ではｎチャネルデルジョン型Ｍ　ＯＳ　
＋−ランジスタ１２のゲート電極は自身のソース電極と
接続されるとしたが、他のバイアス点、例えば接地電位
にゲート電極をバイアスしてもよい。

第２図は本発明の第２の実施例の回路図である。

第１の基準電位を与える電源端子２６からｎチャネルデ
プレション型ＭＯＳトランジスタ２２とｎチャネルデプ
レション型ＭＯＳトランジスタ２３からなる第２の抵抗
素子を利用した電位分割により第２の基準電位を出力端
子２７に得る抵抗分割回路であり、ｎチャネルデプレシ
ョン型ＭＯＳ１−ランジスタ２２のソース電極と接地端
子との間に、ｎチャネルデプレション型ＭＯＳトランジ
スタ２１が、ゲート電極とドレイン電極を共通として、
ｎチャネルデプレション型ＭＯＳトランジスタ２２のソ
ース電極に、又、ソース電極を接地端子にそれぞれ接続
して挿入される。ｎチャネルデプレション型ＭＯ３トラ
ンジスタ２１は第１の抵抗素子に相当するもので、それ
に流れるドレイン電流に応じてｎチャネルデプレション
型ＭＯＳトランジスタ２２をバックゲートバイアスする
。

尚、第２の実施例において、ｎチャネルデプレション型
ＭＯＳ）−ランジスタ２１．２２のゲート電極は、それ
ぞれ自身のソース電極に接続するようにしてもよく、あ
るいは他の適当なバイアス点、例えば自身のドレイン電
極に接続することが可能であることは言うまでもない。

第３図は本発明の第３の実施例の回路図である。

この実施例は第１の抵抗素子としてｐｎ接合ダイオード
３１を用いている。他は第１の実施例と同一である。第
１．第２の実施例ではｎチャネルデプレション型ＭＯＳ
トランジスタ１２．２３が自身に流れるドレイン電流の
大きさに依存してバックゲートバイアスされるのに対し
、第３の実施例のｎチャネルデプレション型ＭＯＳトラ
ンジスタ３２は比較的一定のバックゲートバイアス下に
置かれる特色がある。

第４図は第３図におけるｐｎ接合ダイオード３１をＣＭ
Ｏ３半導体集積回路と同じ製造工程で形成する場合の半
導体チップの断面図である。

シリコンからなるｐ型半導体基板１０１中に、ｎ型ウェ
ル領域１０２が形成され、更に、ｐチャネルＭ　ＯＳ　
＋−ランジスタのソース、ドレイン領域の形成と共にｎ
型ウェル領域１０２内にｎ拡散層１０３、及びｐ型半導
体基板ｌｏｔ中にｎ拡散層１０４が形成され、更にｎチ
ャネルＭＯ３トランジスタのソース、ドレイン領域の形
成と共にｎ型ウェル領域１０２内にｎ拡散層１０５が形
成されており、ｎ拡散層１０３とｎ型ウェル領域１０２
との間でｐｎ接合ダイオード３１を構成するものである
。

尚、バックゲートバイアス電圧を与える第１の抵抗素子
１１、ｎチャネルデプレション型ＭＯＳトランジスタ２
１における電位降下の大きさは、使用するｎチャネルデ
プレション型ＭＯＳトランジスタのしきい電圧の値にも
依存するが、はぼ５０ｍＶあればしきい電圧のばらつき
を従来の半分以下にすることができ、実用上、回路特性
の改善に有効である。

〔発明の効果〕

以上説明したように本発明は、半導体集積回路の抵抗回
路網の抵抗素子として動作するデプレション型ＭＯ３ト
ランジスタを、パックゲートバイアス電圧が印加された
状態で動作させることにより、本来デプレション型Ｍｏ
５ｔ−ランジスタが持つ製造工程に起因するばらつきを
小さくできるので、デプレション型Ｍ　ＯＳ　？−ラン
ジスタを使用する抵抗回路網の適用性を拡大できる効果
がある。

実施例の回路図、第４図は第３図のｐｎ接合ダイオード
の構成を示す半導体チップの断面図、第５図、第６図は
それぞれ従来例の回路図、第７図はデプレション型ＭＯ
Ｓトランジスタのしきい電圧ＶＴのバックゲート電圧Ｖ
ＢＧ依存性を示す特性図である。

１１・・・第１の抵抗素子、１２．２２，３２゜５２・
・・ｎチャネルデプレション型ＭＯＳトランジスタ、１
３．３３，５３，１４，３４．５４゜１５．３５．５５
・・・ｐチャネルエンハンスメント型ＭＯ３トランジス
タ、１６，２６．３６゜５６．６６・・・電源端子、２
１．２２．２３・・・ｎチャネルデプレション型ＭＯＳ
トランジスタ、２７．６７・・・出力端子、３１・・・
ｐｎ接合ダイオード、３２．５３．６２．６３・・・ｎ
チャネルデプレション型Ｍ　ＯＳ　１−ランジスタ、１
０１・・・ｐ型半導体基板、１０２−ｎ型ウェル領域、
１０３，１０４．・−ｎ拡散層、１０５・・・ｎ拡散層
。

第１図 第２図

Claims (3)

【特許請求の範囲】
1. （１）ｎ（又はｐ）チャネルデプレション型ＭＯＳトラ
   ンジスタと、このＭＯＳトランジスタのソース（又はド
   レイン）と接地端子間に挿入されてバックゲートバイア
   ス電圧を供給する第１の抵抗素子と、前記ｎ（又はｐ）
   チャネルデプレション型ＭＯＳトランジスタのドレイン
   （又はソース）と電源端子間に挿入された第２の抵抗素
   子とを含んでなることを特徴とする半導体集積回路の抵
   抗回路網。
2. （２）第１の抵抗素子はゲートとドレイン（又はソース
   ）を接続したｎ（又はｐ）チャネルデプレション型ＭＯ
   Ｓトランジスタである特許請求の範囲第（１）項記載の
   半導体集積回路の抵抗回路網。
3. （３）第１の抵抗素子はＰＮ接合ダイオードである特許
   請求の範囲第（１）項記載の半導体集積回路の抵抗回路
   網。