JPH04757A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04757A JPH04757A JP2102139A JP10213990A JPH04757A JP H04757 A JPH04757 A JP H04757A JP 2102139 A JP2102139 A JP 2102139A JP 10213990 A JP10213990 A JP 10213990A JP H04757 A JPH04757 A JP H04757A
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- semiconductor substrate
- transistors
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリに関し、特に、スタティック半
導体メモリに適用して好適なものである。
導体メモリに適用して好適なものである。
本発明は、少なくとも一対のドライバトランジスタと一
対のアクセストランジスタとにより構成されるスタティ
ックメモリセルを有する半導体メモリにおいて、アクセ
ストランジスタのチャネル領域の下部の半導体基板の不
純物濃度をドライバトランジスタのチャネル領域の下部
の半導体基板の不純物濃度よりも低くすることによって
、書き込み電圧を高くし、書き込み時及び読み出し時の
ソフトエラー耐性の同上を図ることができるようにした
ものである。
対のアクセストランジスタとにより構成されるスタティ
ックメモリセルを有する半導体メモリにおいて、アクセ
ストランジスタのチャネル領域の下部の半導体基板の不
純物濃度をドライバトランジスタのチャネル領域の下部
の半導体基板の不純物濃度よりも低くすることによって
、書き込み電圧を高くし、書き込み時及び読み出し時の
ソフトエラー耐性の同上を図ることができるようにした
ものである。
高集積のＭＯＳスタティックＲＡＭにおいては、高抵抗
負荷型のスタティックメモリセルが多く用いられている
。この高抵抗負荷型のスタティックメモリセルの構成を
第６図に示す。第６図に示すように、この高抵抗負荷型
スタティックメモリセルは、一対のドライバトランジス
タＱ、、Ｑ、と一対の高抵抗Ｒ，，Ｒ，と一対のアクセ
ストランジスタＱ３．Ｑ、とにより構成されている。な
お、第６図において、ＷＬはワード線、ＢＬ、ＢＬはビ
ット線、ｖｏは電源電圧である。
負荷型のスタティックメモリセルが多く用いられている
。この高抵抗負荷型のスタティックメモリセルの構成を
第６図に示す。第６図に示すように、この高抵抗負荷型
スタティックメモリセルは、一対のドライバトランジス
タＱ、、Ｑ、と一対の高抵抗Ｒ，，Ｒ，と一対のアクセ
ストランジスタＱ３．Ｑ、とにより構成されている。な
お、第６図において、ＷＬはワード線、ＢＬ、ＢＬはビ
ット線、ｖｏは電源電圧である。
第６図に示す高抵抗負荷型スタティックメモリセルにお
いては、メモリセルの安定性上、ドライバトランジスタ
Ｑ、、Ｑｚの駆動能力は、アクセストランジスタＱ３．
Ｑ、の駆動能力の３〜４倍に設計される。このため、ド
ライバトランジスタＱ、、Ｑ、のゲート長り、ｏとアク
セストランジスタＱ３．Ｑ、のゲート長り。とは、一般
にり、＜Ｌ８の関係にある。
いては、メモリセルの安定性上、ドライバトランジスタ
Ｑ、、Ｑｚの駆動能力は、アクセストランジスタＱ３．
Ｑ、の駆動能力の３〜４倍に設計される。このため、ド
ライバトランジスタＱ、、Ｑ、のゲート長り、ｏとアク
セストランジスタＱ３．Ｑ、のゲート長り。とは、一般
にり、＜Ｌ８の関係にある。
一方、近年の短チャネルのＭＯＳ）ランジスタにおいて
は、短チヤネル効果を防止するために、そのチャネル領
域の下部に半導体基板と同一導電型の不純物をイオン注
入することにより、チャネル領域表面の不純物濃度をほ
とんど変えることなく、このチャネル領域の下部の半導
体基板の不純物濃度を高くするようにしている。
は、短チヤネル効果を防止するために、そのチャネル領
域の下部に半導体基板と同一導電型の不純物をイオン注
入することにより、チャネル領域表面の不純物濃度をほ
とんど変えることなく、このチャネル領域の下部の半導
体基板の不純物濃度を高くするようにしている。
ところで、従来のＭＯＳスタティックＲＡＭの製造工程
においては、ドライバトランジスタＱ１Ｑｚもアクセス
トランジスタＱ、、Ｑ、も同一工程で同時に形成される
。このため、上述の短チヤネル効果防止用のイオン注入
は、ドライバトランジスタＱ、、Ｑ、とアクセストラン
ジスタＱ３Ｑ４とで同一条件で行われていた。
においては、ドライバトランジスタＱ１Ｑｚもアクセス
トランジスタＱ、、Ｑ、も同一工程で同時に形成される
。このため、上述の短チヤネル効果防止用のイオン注入
は、ドライバトランジスタＱ、、Ｑ、とアクセストラン
ジスタＱ３Ｑ４とで同一条件で行われていた。
上述のように短チヤネル効果防止用のイオン注入をドラ
イバトランジスタＱ、、ＱよとアクセストランジスタＱ
、、Ｑ、とで同一条件で行った場合には、ドライバトラ
ンジスタＱ、、Ｑ、のサブスレッショルドリークは防止
することができるが、ドライバトランジスタＱ、、Ｑｚ
のゲート長り。
イバトランジスタＱ、、ＱよとアクセストランジスタＱ
、、Ｑ、とで同一条件で行った場合には、ドライバトラ
ンジスタＱ、、Ｑ、のサブスレッショルドリークは防止
することができるが、ドライバトランジスタＱ、、Ｑｚ
のゲート長り。
よりも大きいゲート長し。を有するアクセストランジス
タＱ、、Ｑ、に対しては、この短チヤネル効果防止用の
不純物のイオン注入量は必要以上の量となる（第７図）
。このため、アクセストランジスタＱ、、Ｑ、のチャネ
ル領域の下部の半導体基板の不純物濃度が必要以上に高
くなり、これらのアクセストランジスタＱ、、Ｑ、は基
板バイアス効果を受けやすくなる。この結果、メモリの
書き込み電圧が低くなり、書き込み時及び読み出し時に
十分なソフトエラー耐性を得ることができなくなってし
まう、これは、第８図に示すようなドライバトランジス
タＱ２とアクセストランジスタＱ４とにより構成される
ＥＥインバータで見た場合、第９図に示すように、短チ
ヤネル効果防止用のイオン注入のドーズ量が少なくなる
とこのＥＥインバータの入力電圧Ｖ 、ａ、：Ｑに対す
る出力電圧Ｖ ｏｕｔが下がることに対応している。
タＱ、、Ｑ、に対しては、この短チヤネル効果防止用の
不純物のイオン注入量は必要以上の量となる（第７図）
。このため、アクセストランジスタＱ、、Ｑ、のチャネ
ル領域の下部の半導体基板の不純物濃度が必要以上に高
くなり、これらのアクセストランジスタＱ、、Ｑ、は基
板バイアス効果を受けやすくなる。この結果、メモリの
書き込み電圧が低くなり、書き込み時及び読み出し時に
十分なソフトエラー耐性を得ることができなくなってし
まう、これは、第８図に示すようなドライバトランジス
タＱ２とアクセストランジスタＱ４とにより構成される
ＥＥインバータで見た場合、第９図に示すように、短チ
ヤネル効果防止用のイオン注入のドーズ量が少なくなる
とこのＥＥインバータの入力電圧Ｖ 、ａ、：Ｑに対す
る出力電圧Ｖ ｏｕｔが下がることに対応している。
従って本発明の目的は、書き込み電圧を高くし、書き込
み時及び読み出し時のソフトエラー耐性の向上を図るこ
とができる半導体メモリを提供することにある。
み時及び読み出し時のソフトエラー耐性の向上を図るこ
とができる半導体メモリを提供することにある。
上記目的を達成するために、本発明は、少なくとも一対
のドライバトランジスタ（Ｑ、、Ｑｚ ）と一対のアク
セストランジスタ（Ｑ、、Ｑ、）とにより構成されるス
タティックメモリセルを有する半導体メモリにおいて、
アクセストランジスタ（Ｑ、、Ｑ、）のチャネル領域の
下部の半導体基板（２）の不純物濃度をドライバトラン
ジスタ（Ｑ、、Ｑ、）のチャネル領域の下部の半導体基
板（２）の不純物濃度よりも低くしている。
のドライバトランジスタ（Ｑ、、Ｑｚ ）と一対のアク
セストランジスタ（Ｑ、、Ｑ、）とにより構成されるス
タティックメモリセルを有する半導体メモリにおいて、
アクセストランジスタ（Ｑ、、Ｑ、）のチャネル領域の
下部の半導体基板（２）の不純物濃度をドライバトラン
ジスタ（Ｑ、、Ｑ、）のチャネル領域の下部の半導体基
板（２）の不純物濃度よりも低くしている。
上述のように構成された本発明の半導体メモリによれば
、アクセストランジスタ（Ｑ、、Ｑ、）のチャネル領域
の下部の半導体基板（２）の不純物濃度をドライバトラ
ンジスタ（Ｑ、、Ｑ、）のチャネル領域の下部の半導体
基板（２）の不純物濃度よりも低くしているので、ドラ
イバトランジスタ（Ｑ、、Ｑ、）のチャネル領域の下部
の半導体基板（２）の不純物濃度はこのドライバトラン
ジスタ（Ｑ、、Ｑ、）のゲート長り、に対応した不純物
濃度とし、これとは独立にアクセストランジスタ（Ｑ、
、Ｑ、’）のチャネル領域の下部の半導体基板（２）の
不純物濃度はこのアクセストランジスタ（Ｑ、、Ｑ、）
のゲート長し。に対応した不純物濃度とすることができ
る。このため、従来のようにアクセストランジスタ（Ｑ
、、Ｑ、 ）のチャネル領域の下部の半導体基板（２）
の不純物濃度が必要以上に高くなるのを防止することが
できるので、このアクセストランジスタ（Ｑ。
、アクセストランジスタ（Ｑ、、Ｑ、）のチャネル領域
の下部の半導体基板（２）の不純物濃度をドライバトラ
ンジスタ（Ｑ、、Ｑ、）のチャネル領域の下部の半導体
基板（２）の不純物濃度よりも低くしているので、ドラ
イバトランジスタ（Ｑ、、Ｑ、）のチャネル領域の下部
の半導体基板（２）の不純物濃度はこのドライバトラン
ジスタ（Ｑ、、Ｑ、）のゲート長り、に対応した不純物
濃度とし、これとは独立にアクセストランジスタ（Ｑ、
、Ｑ、’）のチャネル領域の下部の半導体基板（２）の
不純物濃度はこのアクセストランジスタ（Ｑ、、Ｑ、）
のゲート長し。に対応した不純物濃度とすることができ
る。このため、従来のようにアクセストランジスタ（Ｑ
、、Ｑ、 ）のチャネル領域の下部の半導体基板（２）
の不純物濃度が必要以上に高くなるのを防止することが
できるので、このアクセストランジスタ（Ｑ。
Ｑ、）は基板バイアス効果を受けにくくなる。これによ
って、メモリの書き込み電圧を高くすることができ、書
き込み時及び読み出し時のソフトエラー耐性の向上を図
ることができる。
って、メモリの書き込み電圧を高くすることができ、書
き込み時及び読み出し時のソフトエラー耐性の向上を図
ることができる。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、高抵抗負荷型スタティックメモ
リセルを有するＭＯＳスタティックＲＡＭに本発明を適
用した実施例である。
明する。この実施例は、高抵抗負荷型スタティックメモ
リセルを有するＭＯＳスタティックＲＡＭに本発明を適
用した実施例である。
第１図は本発明の一実施例によるＭＯＳスタティックＲ
ＡＭを示し、特に第６図に示すドライバトランジスタＱ
２及びアクセストランジスタＱ４の部分を示したもので
ある。なお、第６図に示すドライバトランジスタＱ、及
びアクセストランジスタＱ３は、これらのドライバトラ
ンジスタＱ。
ＡＭを示し、特に第６図に示すドライバトランジスタＱ
２及びアクセストランジスタＱ４の部分を示したもので
ある。なお、第６図に示すドライバトランジスタＱ、及
びアクセストランジスタＱ３は、これらのドライバトラ
ンジスタＱ。
及びアクセストランジスタＱ、と同様な構成を有するの
で、その説明を省略する。
で、その説明を省略する。
第１図において、符号１は例えばシリコン（Ｓｉ ）基
板、２はｐウェル、３はゲート絶縁膜、Ｇはゲート電極
、ＷＬはワード線、「工はビット線、４５６は例えばｎ
１型の半導体領域を示す。そして、ゲート電極Ｇと半導
体領域４，５とによりドライバトランジスタＱ２が形成
されている。また、ワード線ＷＬと半導体領域５，６と
によりアクセストランジスタＱ４が形成されている。
板、２はｐウェル、３はゲート絶縁膜、Ｇはゲート電極
、ＷＬはワード線、「工はビット線、４５６は例えばｎ
１型の半導体領域を示す。そして、ゲート電極Ｇと半導
体領域４，５とによりドライバトランジスタＱ２が形成
されている。また、ワード線ＷＬと半導体領域５，６と
によりアクセストランジスタＱ４が形成されている。
この実施例においては、ドライバトランジスタＱ２のチ
ャネル領域の下部のＰウェル２及びアクセストランジス
タＱ４のチャネル領域の下部のｐウェル２に、それぞれ
短チヤネル効果防止用の高不純物濃度部２ａ、２ｂが形
成されている。
ャネル領域の下部のＰウェル２及びアクセストランジス
タＱ４のチャネル領域の下部のｐウェル２に、それぞれ
短チヤネル効果防止用の高不純物濃度部２ａ、２ｂが形
成されている。
これらのドライバトランジスタＱ２及びアクセストラン
ジスタＱ４の基板表面から深さ方向の不純物濃度分布の
例をそれぞれ第２図及び第３図に示す。この場合、アク
セストランジスタＱ４のチャネル領域の下部に形成され
た高不純物濃度部２ｂの不純物濃度は、ドライバトラン
ジスタＱ２のチャネル領域の下部に形成された高不純物
濃度部２ａの不純物濃度よりも低くなっている。ここで
、ドライバトランジスタＱ２の高不純物濃度部２ａ及び
アクセストランジスタＱ４の高不純物濃度部２ｂのピー
ク濃度をそれぞれＮ、、Ｎ、とすると、Ｎ ｏ ／ Ｎ
ｗは２〜１００の範囲内に選ばれ、好ましくは２〜１
０の範囲内に選ばれる。Ｎｏ 、 Ｎｗの具体例を挙げ
ると、Ｎ、は例えば６Ｘ１０Ｉ６Ｃ１ｌ −’、Ｎ、は
例えば２ Ｘ １０ ”ｃｔａ−”程度である。
ジスタＱ４の基板表面から深さ方向の不純物濃度分布の
例をそれぞれ第２図及び第３図に示す。この場合、アク
セストランジスタＱ４のチャネル領域の下部に形成され
た高不純物濃度部２ｂの不純物濃度は、ドライバトラン
ジスタＱ２のチャネル領域の下部に形成された高不純物
濃度部２ａの不純物濃度よりも低くなっている。ここで
、ドライバトランジスタＱ２の高不純物濃度部２ａ及び
アクセストランジスタＱ４の高不純物濃度部２ｂのピー
ク濃度をそれぞれＮ、、Ｎ、とすると、Ｎ ｏ ／ Ｎ
ｗは２〜１００の範囲内に選ばれ、好ましくは２〜１
０の範囲内に選ばれる。Ｎｏ 、 Ｎｗの具体例を挙げ
ると、Ｎ、は例えば６Ｘ１０Ｉ６Ｃ１ｌ −’、Ｎ、は
例えば２ Ｘ １０ ”ｃｔａ−”程度である。
ただし、これらのＮＩ、、 ＮｗＯ値は、Ｓｉ基板ｌと
して比抵抗１Ω１のｎ型Ｓｉ基板を用い、ゲート絶縁膜
３の膜厚が１１０人、Ｐウェル２を形成するためのイオ
ン注入のドーズ量が１．７Ｘ１０”Ｃｌ１ｌ −”であ
るときの値である。
して比抵抗１Ω１のｎ型Ｓｉ基板を用い、ゲート絶縁膜
３の膜厚が１１０人、Ｐウェル２を形成するためのイオ
ン注入のドーズ量が１．７Ｘ１０”Ｃｌ１ｌ −”であ
るときの値である。
次に、この実施例によるＭＯＳスタティックＲＡＭの製
造方法について説明する。
造方法について説明する。
すなわち、第１図に示すように、まずＳｉ基板１中にＰ
ウェル２を形成した後、このｐウェル２の表面に素子間
分離用のフィールド酸化膜（図示せず）を形成し、この
フィールド酸化膜で囲まれた活性領域の表面にゲート絶
縁膜３を形成する。次に、ドライバトランジスタＱ２及
びアクセストランジスタＱ４のしきい値電圧設定用のイ
オン注入（チャネルドーピング）を行う。次に、例えば
まずドライバトランジスタＱ２の部分の表面を例えばレ
ジストパターン（図示せず）で覆った後、例えばホウ素
（Ｂ）のようなＰ型不純物をアクセストランジスタＱ４
の部分のｐウェル２中深くイオン注入する。二〇Ｂのイ
オン注入のドーズ量は、アクセストランジスタＱ４のゲ
ート長り、１に対応したドーズ量とする。これによって
、アクセストランジスタＱ、の部分のチャネル領域の下
部に高不純物濃度部２ａが形成される。次に、レジスト
パターンを除去し、アクセストランジスタＱ４の部分の
表面をレジストパターン（図示せず）で覆った後、例え
ばＢのようなＰ型不純物をドライバトランジスタＱ２の
部分のｐウェル２中深くイオン注入する。このＢのイオ
ン注入のドーズ量は、ドライバトランジスタＱ２のゲー
ト長Ｌ０に対応したドーズ量とする。
ウェル２を形成した後、このｐウェル２の表面に素子間
分離用のフィールド酸化膜（図示せず）を形成し、この
フィールド酸化膜で囲まれた活性領域の表面にゲート絶
縁膜３を形成する。次に、ドライバトランジスタＱ２及
びアクセストランジスタＱ４のしきい値電圧設定用のイ
オン注入（チャネルドーピング）を行う。次に、例えば
まずドライバトランジスタＱ２の部分の表面を例えばレ
ジストパターン（図示せず）で覆った後、例えばホウ素
（Ｂ）のようなＰ型不純物をアクセストランジスタＱ４
の部分のｐウェル２中深くイオン注入する。二〇Ｂのイ
オン注入のドーズ量は、アクセストランジスタＱ４のゲ
ート長り、１に対応したドーズ量とする。これによって
、アクセストランジスタＱ、の部分のチャネル領域の下
部に高不純物濃度部２ａが形成される。次に、レジスト
パターンを除去し、アクセストランジスタＱ４の部分の
表面をレジストパターン（図示せず）で覆った後、例え
ばＢのようなＰ型不純物をドライバトランジスタＱ２の
部分のｐウェル２中深くイオン注入する。このＢのイオ
ン注入のドーズ量は、ドライバトランジスタＱ２のゲー
ト長Ｌ０に対応したドーズ量とする。
なお、例えばレジストパターンを形成しないでまずアク
セストランジスタＱ４のゲート長しいに対応したドーズ
量で全面にＢをイオン注入した後、アクセストランジス
タＱ４の部分の表面をレジストパターンで覆い、ドライ
バトランジスタＱ２のゲート長Ｌｏに対応したドーズ量
とアクセストランジスタＱ４のゲート長Ｌ８に対応した
ドーズ量との差に相当するドーズ量でＢをドライバトラ
ンジスタＱ２の部分のｐウェル２中にイオン注入するよ
うにしてもよい。
セストランジスタＱ４のゲート長しいに対応したドーズ
量で全面にＢをイオン注入した後、アクセストランジス
タＱ４の部分の表面をレジストパターンで覆い、ドライ
バトランジスタＱ２のゲート長Ｌｏに対応したドーズ量
とアクセストランジスタＱ４のゲート長Ｌ８に対応した
ドーズ量との差に相当するドーズ量でＢをドライバトラ
ンジスタＱ２の部分のｐウェル２中にイオン注入するよ
うにしてもよい。
次に、ＣＶＤ法により全面に例えば多結晶Ｓｉ膜を形成
し、この多結晶Ｓｉ膜に例えばリン（Ｐ）のような不純
物をドープして低抵抗化した後、この多結晶５ｉｌｌＱ
をエツチングによりパターンニングしてゲート電８ｉＧ
及びワード線ＷＬを形成する。この後、これらのゲート
電極Ｇ及びワード線ＷＬをマスクとしてｐウェル２中に
例えばヒ素（Ａｓ）のようなｎ型不純物を高濃度にイオ
ン注入することにより半導体１３ｔｉ４，５．６を形成
する。
し、この多結晶Ｓｉ膜に例えばリン（Ｐ）のような不純
物をドープして低抵抗化した後、この多結晶５ｉｌｌＱ
をエツチングによりパターンニングしてゲート電８ｉＧ
及びワード線ＷＬを形成する。この後、これらのゲート
電極Ｇ及びワード線ＷＬをマスクとしてｐウェル２中に
例えばヒ素（Ａｓ）のようなｎ型不純物を高濃度にイオ
ン注入することにより半導体１３ｔｉ４，５．６を形成
する。
以上により、チャネル領域の下部に高不純物濃度部２ａ
が形成されたドライバトランジスタＱ２と、チャネル領
域の下部に高不純物濃度部２ａよりも不純物濃度が低い
高不純物濃度部２ｂが形成されたアクセストランジスタ
Ｑ４とが形成される。
が形成されたドライバトランジスタＱ２と、チャネル領
域の下部に高不純物濃度部２ａよりも不純物濃度が低い
高不純物濃度部２ｂが形成されたアクセストランジスタ
Ｑ４とが形成される。
以上のように、この実施例によれば、アクセストランジ
スタＱ４のチャネル領域の下部に形成された短チヤネル
効果防止用の高不純物濃度部２ｂの不純物濃度は、ドラ
イバトランジスタＱ２のチャネル領域の下部に形成され
た短チヤネル効果防止用の高不純物濃度部２ａの不純物
濃度よりも低くなっており、これらの高不純物濃度部２
ａ、２ｂの不純物濃度はそれぞれドライバトランジスタ
Ｑ２及びアクセストランジスタＱ４に対して最適な値と
なっている。このため、アクセストランジスタＱ４は基
板バイアス効果を受けにくくなり、従って従来に比べて
メモリの書き込み電圧を高くすることができる。そして
、これによって書き込み時及び読み出し時のソフトエラ
ー耐性の向上を図ることができる。
スタＱ４のチャネル領域の下部に形成された短チヤネル
効果防止用の高不純物濃度部２ｂの不純物濃度は、ドラ
イバトランジスタＱ２のチャネル領域の下部に形成され
た短チヤネル効果防止用の高不純物濃度部２ａの不純物
濃度よりも低くなっており、これらの高不純物濃度部２
ａ、２ｂの不純物濃度はそれぞれドライバトランジスタ
Ｑ２及びアクセストランジスタＱ４に対して最適な値と
なっている。このため、アクセストランジスタＱ４は基
板バイアス効果を受けにくくなり、従って従来に比べて
メモリの書き込み電圧を高くすることができる。そして
、これによって書き込み時及び読み出し時のソフトエラ
ー耐性の向上を図ることができる。
ところで、第１０図に示すように、従来のＭＯＳスタテ
ィックＲＡＭにおいては、メモリセルＭＣ′に電圧を供
給するための電源線は、電源電圧Ｖ０を供給するための
電源線に直接つながっている。このため、スタンバイ状
態においても、メモリセルＭＣ’にはそのまま外部から
電源電圧ＶＩｌｌＤが加わる。この結果、メモリセルＭ
Ｃ’の全合成抵抗をＲとすると、このＭＯＳスタティッ
クＲＡＭにおいては、スタンバイ状態においてスタンバ
イ電流Ｉ＝Ｖ。。／Ｒが流れている。
ィックＲＡＭにおいては、メモリセルＭＣ′に電圧を供
給するための電源線は、電源電圧Ｖ０を供給するための
電源線に直接つながっている。このため、スタンバイ状
態においても、メモリセルＭＣ’にはそのまま外部から
電源電圧ＶＩｌｌＤが加わる。この結果、メモリセルＭ
Ｃ’の全合成抵抗をＲとすると、このＭＯＳスタティッ
クＲＡＭにおいては、スタンバイ状態においてスタンバ
イ電流Ｉ＝Ｖ。。／Ｒが流れている。
このように、従来のＭＯＳスタティックＲＡＭにおいて
は、スタンバイ状態においてスタンバイ電流Ｉ＝ＶＤＤ
／Ｒが流れていることから、スタンバイ時の消費電流が
多く、従って消費電力が大きかった。そこで、次にこの
スタンバイ電流Ｉを低減してＭＯＳスタティックＲＡＭ
の低消費電力化を図る方法について説明する。
は、スタンバイ状態においてスタンバイ電流Ｉ＝ＶＤＤ
／Ｒが流れていることから、スタンバイ時の消費電流が
多く、従って消費電力が大きかった。そこで、次にこの
スタンバイ電流Ｉを低減してＭＯＳスタティックＲＡＭ
の低消費電力化を図る方法について説明する。
第１の方法においては、第４図に示すように、電源電圧
Ｖ０を供給するための電源線に直列にｎ個のダイオード
Ｄ、、Ｄ２．・・・、Ｄａを順方向に接続し、さらにこ
れらのｎ個のダイオードＤ１゜Ｄ２．・・・、Ｄ７に並
列にｐチャネルＭＯ３Ｉ−ランジスタＴ、を接続する。
Ｖ０を供給するための電源線に直列にｎ個のダイオード
Ｄ、、Ｄ２．・・・、Ｄａを順方向に接続し、さらにこ
れらのｎ個のダイオードＤ１゜Ｄ２．・・・、Ｄ７に並
列にｐチャネルＭＯ３Ｉ−ランジスタＴ、を接続する。
そして、ＭＯＳスタティックＲＡＭの動作時には、この
ＰチャネルＭＯＳトランジスタＴ１のゲートにチップイ
ネーブル信号ＣＥ＝“Ｌ゛を印加してこのＰチャネルＭ
ＯＳトランジスタＴＩをオンさせる。これによって、第
４図のＡ点の電位はｖＤｔｌとなり、周辺回路に対して
不都合を生じない。一方、スタンバイ状態テは、ＣＥ＝
”Ｈ”としてｐチャネルＭＯＳトランジスタＴ１をオフ
させる。この結果、Ａ点の電位は■Ｉ、。−ｎＸＶ、と
なる。ただし、■、はダイオードＤ１．Ｄｚ 、・・・
、Ｄ、ｌのビルトイン電圧である。
ＰチャネルＭＯＳトランジスタＴ１のゲートにチップイ
ネーブル信号ＣＥ＝“Ｌ゛を印加してこのＰチャネルＭ
ＯＳトランジスタＴＩをオンさせる。これによって、第
４図のＡ点の電位はｖＤｔｌとなり、周辺回路に対して
不都合を生じない。一方、スタンバイ状態テは、ＣＥ＝
”Ｈ”としてｐチャネルＭＯＳトランジスタＴ１をオフ
させる。この結果、Ａ点の電位は■Ｉ、。−ｎＸＶ、と
なる。ただし、■、はダイオードＤ１．Ｄｚ 、・・・
、Ｄ、ｌのビルトイン電圧である。
以上により、ＭＯＳスタティックＲＡＭのスタンバイ時
の消費電流は（Ｖｔ＋ｏ−ｆｉＸＶ、 ）／Ｒ（＜ＶＤ
ＩＩ／Ｒ）となるので、消費電流を少なくすることがで
き、ＭＯＳスタティックＲＡＭの低消費電力化を図るこ
とができる。
の消費電流は（Ｖｔ＋ｏ−ｆｉＸＶ、 ）／Ｒ（＜ＶＤ
ＩＩ／Ｒ）となるので、消費電流を少なくすることがで
き、ＭＯＳスタティックＲＡＭの低消費電力化を図るこ
とができる。
第２の方法においては、第５図に示すように、電源電圧
■。。を供給するための電源線にｐチャネルＭＯ３）ラ
ンジスタＴよとｎチャネルＭＯＳトランジスタＴ３とを
並列に接続したものを設ける。
■。。を供給するための電源線にｐチャネルＭＯ３）ラ
ンジスタＴよとｎチャネルＭＯＳトランジスタＴ３とを
並列に接続したものを設ける。
そして、ＭＯＳスタティックＲＡＭの動作時には、これ
らのｐチャネルＭＯＳトランジスタ下２及びｎチャネル
ＭＯ３）ランジスタＴ、のそれぞれのゲートにＣＥ−’
″Ｌ”を印加してこのｐチャネルＭＯ３）ランジスタＴ
２をオンさせるとともに、ｎチャネルＭＯ３）ランジス
タＴ、をオフさせる。
らのｐチャネルＭＯＳトランジスタ下２及びｎチャネル
ＭＯ３）ランジスタＴ、のそれぞれのゲートにＣＥ−’
″Ｌ”を印加してこのｐチャネルＭＯ３）ランジスタＴ
２をオンさせるとともに、ｎチャネルＭＯ３）ランジス
タＴ、をオフさせる。
この結果、第５図のＡ点の電位はＶｆｌＤとなり、周辺
回路に対して不都合を生じない。一方、スタンバイ状態
では、ＣＥ＝ ’“ＨＩ＋としてｐチャネルＭＯＳトラ
ンジスタ下２をオフさせるとともに、ｎチャネルＭＯＳ
トランジスタＴ３をオンさせる。
回路に対して不都合を生じない。一方、スタンバイ状態
では、ＣＥ＝ ’“ＨＩ＋としてｐチャネルＭＯＳトラ
ンジスタ下２をオフさせるとともに、ｎチャネルＭＯＳ
トランジスタＴ３をオンさせる。
この時、Ａ点の電位はＶ、、−Ｖいとなる。ただし、■
いはｎチャネルＭＯ３）ランジスタＴ３の基板効果を含
めたしきい値電圧である。
いはｎチャネルＭＯ３）ランジスタＴ３の基板効果を含
めたしきい値電圧である。
以上により、ＭＯＳスタティックＲＡＭのスタンバイ時
の消費電流は（ＶＤＤ Ｖい）／Ｒ（＜ＶＤＤ／Ｒ）
となるので、消費電流を少なくすることができ、ＭＯＳ
スタティックＲＡＭの低消費電力化を図ることができる
。
の消費電流は（ＶＤＤ Ｖい）／Ｒ（＜ＶＤＤ／Ｒ）
となるので、消費電流を少なくすることができ、ＭＯＳ
スタティックＲＡＭの低消費電力化を図ることができる
。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、高抵抗負荷型スタテ
ィックメモリセルを用いたＭＯＳスタティックＲＡＭに
本発明を適用した場合について説明したが、本発明は、
完全ＣＭＯ５型スタテスタティックメモリセルたＭＯＳ
スタティックＲＡＭに適用することも可能である。
ィックメモリセルを用いたＭＯＳスタティックＲＡＭに
本発明を適用した場合について説明したが、本発明は、
完全ＣＭＯ５型スタテスタティックメモリセルたＭＯＳ
スタティックＲＡＭに適用することも可能である。
以上説明したように、本発明によれば、アクセストラン
ジスタのチャネル領域の下部の半導体基板の不純物濃度
をドライバトランジスタのチャネル領域の下部の半導体
基板の不純物濃度よりも低くしているので、アクセスト
ランジスタは基板バイアス効果を受けにくくなる。これ
によって、書き込み電圧を高くし、書き込み時及び読み
出し時のソフトエラー耐性の向上を図ることができる。
ジスタのチャネル領域の下部の半導体基板の不純物濃度
をドライバトランジスタのチャネル領域の下部の半導体
基板の不純物濃度よりも低くしているので、アクセスト
ランジスタは基板バイアス効果を受けにくくなる。これ
によって、書き込み電圧を高くし、書き込み時及び読み
出し時のソフトエラー耐性の向上を図ることができる。
第１図は本発明の一実施例によるＭＯＳスタティックＲ
ＡＭの要部を示す断面図、第２図は第１図に示すＭＯＳ
スタティックＲＡＭのドライバトランジスタ部の不純物
濃度分布の例を示すグラフ、第３図は第１図に示すＭＯ
ＳスタティックＲＡＭのアクセストランジスタ部の不純
物濃度分布の例を示すグラフ、第４図はＭＯＳスタティ
ックＲＡＭのメモリセル電源入力回路の構成例を示す回
路図、第５図はＭＯＳスタティックＲＡＭのメモリセル
電源入力回路の他の構成例を示す回路図、第６図は高抵
抗負荷型スタティックメセリセルの等価回路を示す回路
図、第７図はＭＯＳトランジスタのしきい値電圧のゲー
ト長依存性を示すグラフ、第８図はドライバトランジス
タとアクセストランジスタとにより構成されるＥＥイン
バータを示す回路図、第９図は第８図に示すＥＥインバ
ータの入出力特性を示すグラフ、第１０図は従来のＭＯ
ＳスタティックＲＡＭのメモリセル電源入力回路を示す
回路図である。 図面における主要な符号の説明 １：Ｓｉ基板、 ２：ｐウェル、 ３：ゲート絶縁膜、
４．５，６：半導体領域、 Ｑ、、Ｑ２ ：ドライバ
トランジスタ、 Ｑ、、Ｑ４ ：アクセストランジスタ
。
ＡＭの要部を示す断面図、第２図は第１図に示すＭＯＳ
スタティックＲＡＭのドライバトランジスタ部の不純物
濃度分布の例を示すグラフ、第３図は第１図に示すＭＯ
ＳスタティックＲＡＭのアクセストランジスタ部の不純
物濃度分布の例を示すグラフ、第４図はＭＯＳスタティ
ックＲＡＭのメモリセル電源入力回路の構成例を示す回
路図、第５図はＭＯＳスタティックＲＡＭのメモリセル
電源入力回路の他の構成例を示す回路図、第６図は高抵
抗負荷型スタティックメセリセルの等価回路を示す回路
図、第７図はＭＯＳトランジスタのしきい値電圧のゲー
ト長依存性を示すグラフ、第８図はドライバトランジス
タとアクセストランジスタとにより構成されるＥＥイン
バータを示す回路図、第９図は第８図に示すＥＥインバ
ータの入出力特性を示すグラフ、第１０図は従来のＭＯ
ＳスタティックＲＡＭのメモリセル電源入力回路を示す
回路図である。 図面における主要な符号の説明 １：Ｓｉ基板、 ２：ｐウェル、 ３：ゲート絶縁膜、
４．５，６：半導体領域、 Ｑ、、Ｑ２ ：ドライバ
トランジスタ、 Ｑ、、Ｑ４ ：アクセストランジスタ
。
Claims (1)
- 【特許請求の範囲】 少なくとも一対のドライバトランジスタと一対のアクセ
ストランジスタとにより構成されるスタティックメモリ
セルを有する半導体メモリにおいて、 上記アクセストランジスタのチャネル領域の下部の半導
体基板の不純物濃度を上記ドライバトランジスタのチャ
ネル領域の下部の上記半導体基板の不純物濃度よりも低
くしたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102139A JP3070064B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102139A JP3070064B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04757A true JPH04757A (ja) | 1992-01-06 |
| JP3070064B2 JP3070064B2 (ja) | 2000-07-24 |
Family
ID=14319435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102139A Expired - Fee Related JP3070064B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070064B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610927A2 (en) * | 1993-02-10 | 1994-08-17 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
| US5460912A (en) * | 1992-07-14 | 1995-10-24 | Iwatsu Electric Co., Ltd. | Electrophotography type lithographic form plate for laser beam |
-
1990
- 1990-04-18 JP JP2102139A patent/JP3070064B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5460912A (en) * | 1992-07-14 | 1995-10-24 | Iwatsu Electric Co., Ltd. | Electrophotography type lithographic form plate for laser beam |
| EP0610927A2 (en) * | 1993-02-10 | 1994-08-17 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
| EP0610927A3 (en) * | 1993-02-10 | 1997-01-22 | Mitsubishi Electric Corp | SRAM memory structure and an associated manufacturing process. |
| EP0834924A2 (en) * | 1993-02-10 | 1998-04-08 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
| EP0834924A3 (en) * | 1993-02-10 | 1998-04-15 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3070064B2 (ja) | 2000-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |