JPS63156352A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63156352A JPS63156352A JP61304592A JP30459286A JPS63156352A JP S63156352 A JPS63156352 A JP S63156352A JP 61304592 A JP61304592 A JP 61304592A JP 30459286 A JP30459286 A JP 30459286A JP S63156352 A JPS63156352 A JP S63156352A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- 150000002500 ions Chemical class 0.000 abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はＭＯＳＦＥＴ等のトランジスタ２ｇを互いに関
連してｆ！動せしめ、そのトランジスタの電流駆動能力
のレシオを大きくとる必要がある回路に適用される半導
体装置において、 集積度が進むにつれ、トランジスタのサイズによって前
記レシオをとることが困難になってきた従来の問題点を
解決するため、 一方のトランジスタをＰ＋ポリシリコンゲートにて構成
する一方、他方のトランジスタをＮ＋ポリシリコンゲー
トにて構成することにより、トランジスタのサイズによ
らないで電流駆動能力のレシオを十分大にとり得るよう
にしたものである。
連してｆ！動せしめ、そのトランジスタの電流駆動能力
のレシオを大きくとる必要がある回路に適用される半導
体装置において、 集積度が進むにつれ、トランジスタのサイズによって前
記レシオをとることが困難になってきた従来の問題点を
解決するため、 一方のトランジスタをＰ＋ポリシリコンゲートにて構成
する一方、他方のトランジスタをＮ＋ポリシリコンゲー
トにて構成することにより、トランジスタのサイズによ
らないで電流駆動能力のレシオを十分大にとり得るよう
にしたものである。
〔産業上の利用分野）
本発明は半導体装置、特に、２個のトランジスタの電流
駆動能力のレシオを大きくとる必要のある半導体装置に
関する。例えばスタティックＲＡＭ （ＳＲＡＭ）セル
において、ドライバ用トランジスタ及びトランスファ用
トランジスタの電流駆動能力のレシオを十分大にとる必
要がある。このような場合、高集積度化の傾向にある今
日、トランジスタのサイズによらずに上記レシオを十分
大にとることが必要である。
駆動能力のレシオを大きくとる必要のある半導体装置に
関する。例えばスタティックＲＡＭ （ＳＲＡＭ）セル
において、ドライバ用トランジスタ及びトランスファ用
トランジスタの電流駆動能力のレシオを十分大にとる必
要がある。このような場合、高集積度化の傾向にある今
日、トランジスタのサイズによらずに上記レシオを十分
大にとることが必要である。
第３図は一般のＳＲＡＭセルの一部分の回路図を示す。
Ｑ＋ 、Ｑ２はドライバ用トランジスタ、Ｑ３．Ｑ４は
トランスファ用トランジスタである。
トランスファ用トランジスタである。
概略的には、あるワード線（ＷＬ）が選択され、これに
よってオンとされたトランジスタに接続されたビット線
（ＢＬ）から出力信号がとり出されてデコーダに供給さ
れる。
よってオンとされたトランジスタに接続されたビット線
（ＢＬ）から出力信号がとり出されてデコーダに供給さ
れる。
ここで、ドライバ用トランジスタＱ＋ 、Ｑ２及びトラ
ンスファ用トランジスタＱ３ 、Ｑ４の電流駆動能力の
レシオについて考えてみる。例えば、トランジスタＱ＋
、Ｑ３の接続点ＡをＬレベル、トランジスタＱ２ 、
Ｑ４の接続点ＢをＨレベルとする。ワード線（ＷＬ）が
選択されるとトランジスタＱ３がオンとされ、トランジ
スタＱｓ 、Ｑ＋もオンとなる。このとき、各接続点の
電位はトランジスタの夫々のオン抵抗に応じて決定され
る。
ンスファ用トランジスタＱ３ 、Ｑ４の電流駆動能力の
レシオについて考えてみる。例えば、トランジスタＱ＋
、Ｑ３の接続点ＡをＬレベル、トランジスタＱ２ 、
Ｑ４の接続点ＢをＨレベルとする。ワード線（ＷＬ）が
選択されるとトランジスタＱ３がオンとされ、トランジ
スタＱｓ 、Ｑ＋もオンとなる。このとき、各接続点の
電位はトランジスタの夫々のオン抵抗に応じて決定され
る。
この場合、点Ａ、Ｂの夫々の電位を安定させてＳＲＡＭ
セルの動作を確実にしなければならないが、もし、トラ
ンジスタＱ１のオン抵抗が十分大であると点Ａの電位は
Ｌレベルから上昇し、これにより、トランジスタＱ２が
オンとなって点Ｂの電位はＨレベルから低下してしまう
。従って、トランジスタＱｌ（Ｑ２）のオン抵抗をトラ
ンジスタＱ４ （Ｑ３ ）のオン抵抗に比して十分大
にしく即ち、電流駆動能力を大にし）、点Ａ、Ｂの電位
を安定させる必要がある。
セルの動作を確実にしなければならないが、もし、トラ
ンジスタＱ１のオン抵抗が十分大であると点Ａの電位は
Ｌレベルから上昇し、これにより、トランジスタＱ２が
オンとなって点Ｂの電位はＨレベルから低下してしまう
。従って、トランジスタＱｌ（Ｑ２）のオン抵抗をトラ
ンジスタＱ４ （Ｑ３ ）のオン抵抗に比して十分大
にしく即ち、電流駆動能力を大にし）、点Ａ、Ｂの電位
を安定させる必要がある。
このようにトランジスタ２個を互いに関連して作動せし
める回路で、そのトランジスタの電流駆動能力のレシオ
を十分大にとる必要のある回路はＳＲＡＭ以外にはない
。
める回路で、そのトランジスタの電流駆動能力のレシオ
を十分大にとる必要のある回路はＳＲＡＭ以外にはない
。
この場合、トランジスタＱ１．Ｑ２及びトランジスタＱ
３ 、Ｑ４の電流駆動能力のレシオを十分大にとる方法
として、トランジスタのサイズ（チャネル長、チャネル
幅）によってレシオをとる方法が一般的である。然るに
、高集積度化の傾向にある今日、このようにトランジス
タのりイズによって十分なレシオをとることは困難であ
る問題点がある。
３ 、Ｑ４の電流駆動能力のレシオを十分大にとる方法
として、トランジスタのサイズ（チャネル長、チャネル
幅）によってレシオをとる方法が一般的である。然るに
、高集積度化の傾向にある今日、このようにトランジス
タのりイズによって十分なレシオをとることは困難であ
る問題点がある。
本発明装置は、第１図に示す如く、一方のトランジスタ
Ｔｌ（Ｔ２）をＰ＋ポリシリコンゲートにて構成する一
方、使方のトランジスタＴ３（Ｔ４）をＮ“ポリシリコ
ンゲートにて構成してなる。
Ｔｌ（Ｔ２）をＰ＋ポリシリコンゲートにて構成する一
方、使方のトランジスタＴ３（Ｔ４）をＮ“ポリシリコ
ンゲートにて構成してなる。
トランジスタＴ＋ 、Ｔ２には埋込みヂャネル１６が形
成されているので、相互コンダクタンス（Ｊｍはトラン
ジスタＴ３ 、Ｔ４のそれに比して１０％〜２０％程度
大になり、もって、２種のトランジスタ（ＴＩ （Ｔ
２ ）及びＴ３ （Ｔ４ ））の電流駆動能力のレシ
オを十分大にとり得る。
成されているので、相互コンダクタンス（Ｊｍはトラン
ジスタＴ３ 、Ｔ４のそれに比して１０％〜２０％程度
大になり、もって、２種のトランジスタ（ＴＩ （Ｔ
２ ）及びＴ３ （Ｔ４ ））の電流駆動能力のレシ
オを十分大にとり得る。
第２図は本発明装置の一実施例を製造する工程を示す断
面図である。同図（Ａ）において、領域１がドライバ用
トランジスタＴ＋ 、Ｔ２ （Ｐ＋ポリシリコンゲー
ト）となる部分、領域２がトランスファ用トランジスタ
Ｔ３．Ｔ４（Ｎ＋ポリシリコンゲート）となる部°分で
ある。３はＰ基板、４はＳ！Ｏｚ酸化膜である。
面図である。同図（Ａ）において、領域１がドライバ用
トランジスタＴ＋ 、Ｔ２ （Ｐ＋ポリシリコンゲー
ト）となる部分、領域２がトランスファ用トランジスタ
Ｔ３．Ｔ４（Ｎ＋ポリシリコンゲート）となる部°分で
ある。３はＰ基板、４はＳ！Ｏｚ酸化膜である。
次に、同図（Ｂ）に示す如く、領域１に例えばリン（Ｐ
”）、領域２に例えばボロン（Ｂ＋）をイオン注入する
。これは閾値電圧ｖｔｈ制御用イオン注入である。更に
、同図（Ｃ）に示す如く、この表面にゲートとなるポリ
シリコン５を設ける。
”）、領域２に例えばボロン（Ｂ＋）をイオン注入する
。これは閾値電圧ｖｔｈ制御用イオン注入である。更に
、同図（Ｃ）に示す如く、この表面にゲートとなるポリ
シリコン５を設ける。
次に、同図（Ｄ）に丞す如く、領１８！２表面にレジス
ト膜６を施して領域１にボロン（Ｂ＋）をイオン注入し
、続いて同図（Ｅ）に示す如く、領域１表面にレジスト
膜７を施して領域２にリン（Ｐ＋）又はヒ素（Ａｓ＋）
をイオン注入する。
ト膜６を施して領域１にボロン（Ｂ＋）をイオン注入し
、続いて同図（Ｅ）に示す如く、領域１表面にレジスト
膜７を施して領域２にリン（Ｐ＋）又はヒ素（Ａｓ＋）
をイオン注入する。
次にパターニングによりゲート電極を設けると同図（Ｆ
）に示す如くとなり、この場合、ボロン（Ｂ＋）をイオ
ン注入したＧＪｉｊＪｌにはＰ＋ポリシリコンゲート８
．リン（Ｐ＋）又はヒ素（Ａｓ”）をイオン注入した領
域２にはＮ“ポリシリコンゲ−ト９が形成される。
）に示す如くとなり、この場合、ボロン（Ｂ＋）をイオ
ン注入したＧＪｉｊＪｌにはＰ＋ポリシリコンゲート８
．リン（Ｐ＋）又はヒ素（Ａｓ”）をイオン注入した領
域２にはＮ“ポリシリコンゲ−ト９が形成される。
次に、同図（Ｇ）に示す如く、Ｐ”ポリシリコンゲート
８及びＮ＋ポリシリコンゲート９の表面にレジスト膜１
０．１１を設け、ここでヒ素（Ａｓ”）をイオン注入す
ると領域１にＢ＋のソース１２．ドレイン１３が形成さ
れる一方、領域２にＢ＋のソース１４．ドレイン１５が
形成される。この後、レジスト膜１０．１１を除去する
。
８及びＮ＋ポリシリコンゲート９の表面にレジスト膜１
０．１１を設け、ここでヒ素（Ａｓ”）をイオン注入す
ると領域１にＢ＋のソース１２．ドレイン１３が形成さ
れる一方、領域２にＢ＋のソース１４．ドレイン１５が
形成される。この後、レジスト膜１０．１１を除去する
。
この場合、同図（Ｂ）に示す工程において、領ｙｉ１に
リン（Ｐ“）、領域２にボロン（Ｂ＋）を夫々イオン注
入しているので、領域１のＰ＋ポリシリコンゲート８の
下方にはｎ−の埋込みチャネル１６が形成されている一
方、領域２のＮ゛ポリシリコンゲート９下方にはＰ＋の
表面チャネル１７が形成されている。
リン（Ｐ“）、領域２にボロン（Ｂ＋）を夫々イオン注
入しているので、領域１のＰ＋ポリシリコンゲート８の
下方にはｎ−の埋込みチャネル１６が形成されている一
方、領域２のＮ゛ポリシリコンゲート９下方にはＰ＋の
表面チャネル１７が形成されている。
ここで、領域１のドライバ用トランジスタＴ＋。
Ｔ２には埋込みチャネル１６が形成されているので、電
流は埋込みチャネル１６に流れることになり、Ｎチャネ
ルＭＯ８ＦＥＴの場合、このドライバ用トランジスタＴ
＋ 、Ｔ２の相互コンダクタンスＱｍはトランスファ用
トランジスタＴ３ 、 Ｔａのそれに比して１０％〜２
０％程度大になる。このように、ドライバ用トランジス
タＴ＋ 、Ｔ２にＰ＋ポリシリコンゲート８を設けるこ
とにより、トランジスタのサイズによらずにドライバ用
トランジスタＴ＋ 、Ｔ２及びトランスファ用トランジ
スタＴ３ 、Ｔ４の電流駆動能力のレシオを十分大にと
り得る。
流は埋込みチャネル１６に流れることになり、Ｎチャネ
ルＭＯ８ＦＥＴの場合、このドライバ用トランジスタＴ
＋ 、Ｔ２の相互コンダクタンスＱｍはトランスファ用
トランジスタＴ３ 、 Ｔａのそれに比して１０％〜２
０％程度大になる。このように、ドライバ用トランジス
タＴ＋ 、Ｔ２にＰ＋ポリシリコンゲート８を設けるこ
とにより、トランジスタのサイズによらずにドライバ用
トランジスタＴ＋ 、Ｔ２及びトランスファ用トランジ
スタＴ３ 、Ｔ４の電流駆動能力のレシオを十分大にと
り得る。
本発明によれば、２種のトランジスタの電流駆動能力の
レシオを十分大にとり得、これにより、例えば、ＳＲＡ
Ｍセル等のドライバ用トランジスタ及びトランスファ用
トランジスタに適用した場合、２秤のトランジスタの接
続点の電位を夫々安定させてＳＲＡＭの動性を確実にし
得る等の特長を有する。
レシオを十分大にとり得、これにより、例えば、ＳＲＡ
Ｍセル等のドライバ用トランジスタ及びトランスファ用
トランジスタに適用した場合、２秤のトランジスタの接
続点の電位を夫々安定させてＳＲＡＭの動性を確実にし
得る等の特長を有する。
第１図は本発明装置の一実施例の回路構成図、第２図は
本発明装置の製造工程を示す図、第３図は一般のＳＲＡ
Ｍセルの一部分の回路である。 ３はＰ基板、 ４はＳ！Ｏｚ酸化膜、 ８はＰ＋ポリシリコンゲート、 ９はＮ＋ポリシリコンゲート、 １２．１４はソース、 １３．１５はドレイン、 １６はｎ−の埋込みチャネル、 １７はＰ＋の表面チャネル、 Ｔ＋ 、Ｔ２はドライバ用トランジスタ、丁３．Ｔ４は
トランスファ用トランジスタでる。
本発明装置の製造工程を示す図、第３図は一般のＳＲＡ
Ｍセルの一部分の回路である。 ３はＰ基板、 ４はＳ！Ｏｚ酸化膜、 ８はＰ＋ポリシリコンゲート、 ９はＮ＋ポリシリコンゲート、 １２．１４はソース、 １３．１５はドレイン、 １６はｎ−の埋込みチャネル、 １７はＰ＋の表面チャネル、 Ｔ＋ 、Ｔ２はドライバ用トランジスタ、丁３．Ｔ４は
トランスファ用トランジスタでる。
Claims (1)
- 【特許請求の範囲】 ２個のトランジスタ（Ｔ＿１（Ｔ＿２）及びＴ＿３（
Ｔ＿４））を互いに関連して作動せしめ、該２個のトラ
ンジスタの電流駆動能力のレシオを十分にとる必要のあ
る回路に適用される半導体装置において、 上記２個のトランジスタのうち、一方のトランジスタ（
Ｔ＿１又はＴ＿２）をＰ＾＋ポリシリコンゲートにて構
成してなり、他方のトランジスタ（Ｔ＿３又はＴ＿４）
をＮ＾＋ポリシリコンゲートにて構成してなることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304592A JPS63156352A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304592A JPS63156352A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63156352A true JPS63156352A (ja) | 1988-06-29 |
Family
ID=17934855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304592A Pending JPS63156352A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63156352A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102408A (ja) * | 1991-09-24 | 1993-04-23 | Shiyoudenriyoku Kosoku Tsushin Kenkyusho:Kk | 切り込み型絶縁ゲート静電誘導トランジスタ集積回路 |
| US5384731A (en) * | 1993-02-10 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
| JP2000077613A (ja) * | 1998-08-28 | 2000-03-14 | Nec Corp | 半導体装置の製造方法 |
| US7208798B2 (en) | 2003-07-07 | 2007-04-24 | Oki Electric Industry Co., Ltd. | Semiconductor device with an enhancement type field effect transistor in which threshold voltage is dependent upon substrate bias voltage |
| JP2008103417A (ja) * | 2006-10-17 | 2008-05-01 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
-
1986
- 1986-12-19 JP JP61304592A patent/JPS63156352A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102408A (ja) * | 1991-09-24 | 1993-04-23 | Shiyoudenriyoku Kosoku Tsushin Kenkyusho:Kk | 切り込み型絶縁ゲート静電誘導トランジスタ集積回路 |
| US5384731A (en) * | 1993-02-10 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
| JP2000077613A (ja) * | 1998-08-28 | 2000-03-14 | Nec Corp | 半導体装置の製造方法 |
| US6337248B1 (en) | 1998-08-28 | 2002-01-08 | Nec Corporation | Process for manufacturing semiconductor devices |
| US7208798B2 (en) | 2003-07-07 | 2007-04-24 | Oki Electric Industry Co., Ltd. | Semiconductor device with an enhancement type field effect transistor in which threshold voltage is dependent upon substrate bias voltage |
| JP2008103417A (ja) * | 2006-10-17 | 2008-05-01 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
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