JPS63104467A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置、特に、ＭＩＳＦＥＴの
ソース領域又はドレイン領域に、他のＭＩＳＦＥＴのゲ
ート電極が直接々続されている半導体集積回路装置に適
用して有効な技術に関するものである。

〔従来の技術〕

ＳＲＡＭ　（スタチック型ランダムアクセスメモリ）の
メモリセルは、フリップフロップ回路と。

その一対の入出力端子に接続さ九る転送用ＭｉｓＦＥＴ
とで構成されている。フリップフロップ回路は、情報蓄
積部として使用さお、２個の高抵抗負荷素子と２個の駆
動用ＭＩＳＩ”ＥＴで構成されている。

前記転送用ＭＩＳＦＥＴのソース領域又はドレイン領域
には、駆動用ＭＩＳＦＥＴのゲート電極を直接々続して
いる。この接続は、所謂ダイレクトコンタクトと称され
、次のように行われる。

まず、転送用及び駆動用Ｍ　Ｉ　Ｓ　ＦＥ　Ｔのゲート
絶縁膜を形成した後、転送用ＭＴ、５ＦＥＴのソース領
域又はドレイン領域形成領域上のゲート絶縁膜に接続孔
を形成する。

次に、転送用及び駆動用ＭＩＳＦＥＴのゲート電極を形
成する。このとき、駆動用ＭＩＳＦＥＴのゲート電極の
一端部は、転送用Ｍ　Ｉ　Ｓ　ＦＥＴのソース領域又は
ドレイン領域形成領域まで延在して形成される。つまり
、駆動用Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極は、前記接続
孔を通して、転送用Ｍ　１．５ＦＥＴのソース領域又は
ドレイン領域に直接々続される。

このメモリセルは、他層の配線を必要とせずに、転送用
Ｍ　Ｉ　Ｓ　ＦＥＴと駆動用ＭＩＳＦＥＴとを接続する
ことができるので、その面積を縮小しＳＲＡＭの高集積
化を図ることができる特徴がある。

なお、ＳＲＡＭについては、例えば、日経マグロウヒル
社発行、［日経エレクトロニクスＪ、　１９８５年１２
月３０日号、ｐｐＨ７〜１４５に記載されている。

〔発明が解決しようとする問題点〕

本発明者は、前述のＳＲＡＭの高集積化について検討を
行った結果１次の問題点が生じることを見出した。

前記転送用Ｍ　Ｉ　Ｓ　ＦＥＴと駆動用ＭＩＳＦＥＴと
の接続には１次の面積が必要となる。転送用ＭＩＳＦＥ
Ｔのソース領域又はドレイン領域と、駆動用Ｍ　Ｉ　Ｓ
　ＦＥＴのゲート電極が延在した一部どの接続そのもの
の面積。前記接続孔と転送用ＭＩＳＦＥＴのゲート重積
との製造工程にｔ９けるマスク合せ余裕寸法。前記接続
孔と駆動用ＭＩＳＦＥＴのゲート電極の延在する一部と
の製造工程におけるマスク合せ余裕寸法、このため、転
送用Ｍ１ＳＦＥＴと駆動用Ｍ　Ｉ　Ｓ　ＦＥＴとの接続
面積が増大するため、メモリセル面積が増大し、Ｓ　Ｒ
ＡＭの集積度が低下するという問題が生じる。

また、夫々のゲート電極を加工する前に、前記接続孔を
形成しシリコン表面を露出させるので、汚染を生じ、転
送用及び駆動用Ｍ１．５ＦＥＴのしきい値電圧に変動を
生じる。このため、ＳＲＡＭの電気的信頼性が低下する
という問題が生じる。

本発明の目的は、・半導体集積回路装置の集積度を向上
することが可能な技術を提供することにある。特に、本
発明の目的は、Ｍ　Ｔ　Ｓ　Ｆ　ｌ”：　Ｔのソース領
域又はドレイン領域と他のＭＩＳＦＥＴのゲート電極と
の接続面積を縮小することが可能な技術を提供すること
にある。

４一 本発明の他の目的は、前記目的を達成すると共に、半導
体集積回路装置の電気的信頼性を向上することが可能な
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

Ｍ　Ｉ　Ｓ　ＦＥＴを有する半導体集積回路装置におい
て、第１ＭＩＳＦＥＴの第１ゲート電極と、一部が第１
ＭＩＳＦＥＴのソース領域又はドレイン領域まで延在す
る第２ＭＩＳＦＥＴの第２ゲート電極とを構成し、一端
部が前記第１ゲート電極と第２ゲート電極の延在する一
部との間に夫々に対して自己整合的に第１ＭＩＳＦＥＴ
のソース領域又はドレイン領域に接続し、他端部が第２
ゲート電極の延在する一部に接続する接続用導電層を構
成する。

〔作　用〕

上述した手段によれば、前記第１ゲート電極、第２ゲー
ト電極の夫々と接続用導電層との製造工程におけるマス
ク合せ余裕寸法をなくし、前記第１ＭＩＳＦＥＴと第２
ＭＩＳＦＥＴとの接続面積を縮小できるので、半導体集
積回路装置の集積度を向−卜することができる。

以下、本発明の構成について１本発明をＳＲＡＭに適用
した一実施例とともに説明する。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

〔実施例〕

本発明の一実施例であるＳＲＡＭのメモリセルを第１図
（等価回路図）で示す。

第１図に示すように、ＳＲＡＭのメモリセルは。

一対のデータ線ＤＩ−、、Ｄ王とワード線Ｗ　＋−どの
交差部に設けられている。メモリセルは、フリップフロ
ップ回路と、その一対の入出力端子に接続された転送用
ＭＩＳＦＥＴＱｔ＋　、Ｑｔ２とで構成されている。

フリップフロップ回路は、２個の高抵抗負荷素子ＲＩ、
　Ｒ２及び２個の駆動用ＭＩＳＦＥＴＱｄ＋、Ｑｄｚで
構成されている。高抵抗負荷素子Ｒは、一端部が電源電
圧用配線Ｖ　ｃ　ｃに接続され、他端部が駆動用Ｍ　Ｉ
　５ＦＥＴＱｄのドレイン領域及び転送用ＭＩＳＦＥＴ
Ｑｔのソース領域又はドレイン領域に接続されている。

駆動用ＭｉＳＦＥＴＱｄのソース領域は、基準電圧用配
線’ＩＪ　ｇ　ｇに接続されている。転送用ＭＩＳＦＥ
ＴＱｔは、ゲート電極がワード線ＷＬに接続され、ドレ
イン領域又はソース領域がデータ線Ｄ　Ｌに接続されて
いる。

前記電源電圧用配線Ｖｃｃは、例えば、回路の動作電圧
５［■］が印加され、基準電圧用配線■ｓｓは１例えば
、回路の接地電圧ＯＥＶ］が印加されるように構成され
ている。

次に、本実施例の具体的な構成について説明する。

本発明の一実施例であるＳＲＡＭのメモリセルを第２図
（要部平面図）で示し、第２図の＋ｎ　−ｍ線で切った
断面を第３図で示す。なお、第２図及び後述する第４図
は、本実施例の構成をわかり易くするために、各導電層
間に設けられるフィールド絶縁膜以外の絶縁膜は図示し
ない。

第２図及び第３図において、１は１を結晶シリコンから
なるｐ−型半導体基板（又はウェル領域）である。メモ
リセル形成領域間の半導体基板１の主面には、フィール
ド絶縁膜３、ｐ型チャネルストッパ領域４の夫々が設け
られている。

ＳＲＡＭのメモリセルは、第２図、第３図及び第４図（
所定の製造工程における要部断面図）に示すように、フ
ィールド絶＃：膜２で囲まれた領域の半導体基板１の主
面に構成されている。

転送用ＭＩＳＦＥＴＱｔ、駆動用Ｍ　Ｉ　Ｓ　ＦＥ　Ｔ
Ｑ、　ｄの夫々は、ゲート絶縁膜４、ゲート電極５゜ソ
ース領域若しくはドレイン領域である一対のｎ型半導体
領域６及び一対のｎ１型半導体領域９で構成されている
。

ゲート絶縁膜４は、例えば、半導体基板１の主面を酸化
して形成した酸化シリコン膜で構成する。

グー１〜電極５は、抵抗値を低減するｎ型不純物（Ａｓ
、Ｐ）が導入された多結晶シリコン膜で構成されている
。また、ゲート電極５は、単層の高融点金属（Ｍｏ、Ｔ
ａ、Ｔｉ、Ｗ）膜若しくは高融点金属シリサイド（Ｍｏ
Ｓｉ２．ＴａＳｉ２．ＴｉＳｉ２．ＷＳｉ２）膜で構成
してもよい。また、ゲート電極５は、多結晶シリコン膜
の上部に高融点金属膜若しくは高融点金属シリサイド膜
が設けられた複合膜で構成してもよい。

転送用ＭｒＳＦＥＴＱｔのゲート電極５は、第２図及び
第４図において列方向に延在するワード線（ＷＬ）５Ａ
と一体に構成されている。

駆動用ＭＩＳＦＥＴＱｄのソース領域である半導体領域
９上には、ワード線５Ａと同一・方向に延在しかつ同一
導電層で形成される基準電圧用配線（Ｖｓｓ）５Ｂが設
けられている。

低不純物濃度のｎ型半導体領域６は、高不純物濃度のｎ
１型半導体領域９とチャネル形成領域との間の半導体基
板１の主面部に設けられ、ゲー１−電極５に対して自己
整合的に形成される。ｎ型半導体領域６は、Ｌ　Ｄ　Ｄ
　（Ｌ　、ｉｇｈｔ、’Ｌｙ　Ｄ　ｏｐｅｄ　−Ｄ　ｒ
ａｉ　ｎ）構造を構成する。ｎ４型半導体領域９は、半
導体領域１の主面部に設けられ、サイドウオールスペー
サ８を介在させて、グー１−電極５に対して自己整合的
に形成される。

サイドウオールスペーサ８は、例えば、ＣＶＤで形成し
た酸化シリコン膜にＲＩ　Ｅ等の異方性エツチングを施
して形成される。

メモリセル内においては、転送用ＭＩＳＦＥＴＱ　ｔ　
１の半導体領域（ソース領域又はドレイン領域）９に、
駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　２のゲート電
極５の一部を延在させて接続している。また、駆動用Ｍ
ＩＳＦＥＴＱｄ＋の半導体領域（ドレイン領域）９には
、駆動用Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　２のゲート
電極５の一部を延在させて接続している。また、転送用
ＭＩＳＦＥＴＱｔ、、の半導体領域９には、駆動用ＭＩ
ＳＦＥＴＱｃｌ、のグー１〜電ｔｌｉ　５の一部を延在
させて接続している。

さらに、同様に、駆動用ＭＩＳＦＥＴＱｄ、、Ｑｄ２の
ソース領域である半導体領域９には、基準電圧用配線（
Ｖｓｓ）５Ｂを接続している。

これらの接続は、第２図、第３図、第４図及び第５図（
要部拡大断面図）で示すように、接続用導電層１０で行
われている。接続用導電層１０は、グー１−電極５の上
部に絶縁膜（例えば、酸化シリコン膜）７を介在して設
けられている。

接続用導電層１０の一端部は、転送用ＭＩＳＦＥＴＱｔ
＋（又はＱ　ｄ　を又はＱ　ｔ　２　）のゲート電極５
と駆動用ＭＩＳＦＥＴＱｄ２　（又はＱ　ｄ　２又はＱ
ｄ、）のゲート電極５の延在する一部との間に、接続孔
４Ａを通して、転送用Ｍ　Ｉ　Ｓ　ＦＥＴＱｔ　。

（又はＱ　ｄ　１又はＱｔ２）の半導体領域９に接続さ
れている。接続孔４Ａは、サイドウオールスペーサ８を
マスクにゲート絶縁膜４の一部を除去することにより形
成されている。つまり、接続用導電層ｌＯの一端部は、
転送用ＭＩＳＦＥＴＱｔ＋、駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｄ　２の夫々のゲート電極５と電気的に分離
され、かつ夫々のゲート電極５に対して自己整合的に半
導体領域９に接続されている。

接続用導電層１０の他端部は、絶縁膜７に形成された接
続孔７Ａを通して、駆動用Ｍ　Ｉ　Ｓ　ＦＥＴＱｄ２　
　（又はＱ　ｄ　２又はＱｄ１）のゲート電極５の延在
する一部と電気的に接続されている。

この接続用導電層１０の形成方法について、第６図乃至
第８図（各製造工程毎に示す要部拡大断面図）を用いて
簡単に説明する。説明を簡単にするため、転送用Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　＋ど駆動用ＭＩＳ　Ｆ　Ｅ
　Ｔ　Ｑ　ｄ　２とを接続する接続用導電層１０につい
て説明する。

まず、半導体基板１の主面に、フィールド絶縁膜２、ｐ
型チャネルストッパ領域３の夫々を形成する。

次に、ゲート絶縁膜４を形成し、この後、ゲート電極５
（及びワード線５Δ及び基準電圧用配線５Ｂ）及び絶縁
膜７を形成する。転送用ＭＴＳＦＥＴＱｔ＋のゲート電
極５と、駆動用Ｍ　Ｉ　Ｓ　１？　ＥＴＱｄ２のゲート
電極５の延在した一部との間隔は、製造工程におけるマ
スク合わせ余裕寸法を必要としないので、最小加工寸法
程度に縮小することができる。

次に、第６図に示すように、絶縁膜７（又はゲート電極
５及び絶縁膜７をエツチングするマスク）を用いて、ｎ
型半導体領域６を形成する。半導体領域６は、例えば、
リン（Ｐ）をイオン打込みで導入して形成する。

次に、ゲート電極５の側壁に、サイドウオールスペーサ
８を形成する。サイドウオールスペーサ８は、前述の手
段で形成し、ゲート電極５に対して自己整合的に形成す
る。

そして、第７図に示すように、主に、サイドウオールス
ペーサ８を用い、ｎ４型半導体領域９を形成する。ｎ３
型半導体領域９は１例えば、ヒ素（ＡＳ）をイオン打込
みで導入することで形成できる。

次に、第８図に示すように、一点鎖線で示すマスク１５
を形成し、マスク１５を用いてゲート絶縁膜４、絶縁膜
７の夫々にエツチングを施し、接続孔４Ａ、７Ａを夫々
形成する。マスク１５は、例えば、フォトレジスト膜で
形成する。接続孔４Ａは、実質的にサイドウオールスペ
ーサ８で規定され、ゲート電極５に対して自己整合的に
形成される。接続孔７Ａは製造工程におけるマスク合せ
ずれを生じるが、接続面積の増減には関係しない。

次に、前記第５図に示すように、一端部が接続孔４Ａを
通して転送用Ｍ　１．　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　＋の
半導体領域９に接続され、他端部が接続孔７Ａを通して
駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　２のゲート電
極５の延在する一部に接続される接続用導電層１０を形
成する。接続用導電層１０は、多結晶シリコン膜。

高融点金属膜或は高融点金属シリサイド膜の単層、又は
それらの複合膜で形成する。

このように、転送用Ｍ　Ｉ　Ｓ　ＦＥＴＱ　ｔ　１（又
はＱ、　ｄ　ｒ又はＱ　ｔ　２　）及び駆動用ＭＩＳＦ
ＥＴＱｄ２（又はＱｄ２又はＱ　ｄ　＋　）を形成した
後、転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　、の半導
体領域９と駆動用Ｍ）Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　２のゲ
ー１へ電極５の延在した一部とを接続用導電層１０で接
続することにより、前記接続用導電層１０の一端部と夫
々のグー１〜電極５との製造工程におけるマスク合せ余
裕寸法をなくすことができるので、両者の接続面積を縮
小することができる。つまり、メモリセル面積を縮小し
。

ＳＲＡＭの集積度を向上することができる。特に。

ＳＲＡＭの１つのメモリセルは、４つのＭＩＳＦＥＴで
構成され、３つのダイレクトコンタクト部を必要とする
ので、本発明は有効である。

また、転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱ
ｄの夫々のゲート電極５を形成した後に、接続用導電層
１０の一端部を接続する接続孔４Ａを形成することによ
り、ゲート電極５の加工（ドライエツチング等）工程で
シリコン表面が露出しないので、接続孔４Ａから汚染が
侵入することを防止することができる。つまり、転送用
ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のし
きい値電圧の変動を防止することができるので、Ｓｌ、
；Ｌ　Ａ　Ｍの電気的信頼性を向−ｈすることができる
。

前記第２図及び第３図に示すように、転送用Ｍ］５ＦＥ
ＴＱｔ、１９４動用ＭＩＳＦＥＴＱｄ、の夫々の」二部
には、層間絶縁膜１１を介して、高抵抗負荷素子（Ｒ）
１２Ａと電源電圧用配線（Ｖｃｃ）１２Ｂとが設けられ
ている。

高抵抗負荷素子１２Ａは、層間絶縁膜１１に形成された
接続孔１１Ａを通して、接続用導電層１０に接続されて
いる。高抵抗負荷素子１２Ａは、第２図に符号１２Ａを
付けて一点鎖線で囲まれた領域内（不純物導入用マスク
の開口内）に形成される。高抵抗負荷素子１２Ａは、例
えば、抵抗値を低減する不純物が導入されていない多結
晶シリコン膜で形成する。

電源電圧用配線１２Ｂは、高抵抗負荷素子１２Ａと一体
に構成されている。電源電圧用配線１２Ｂは、基準電圧
用配線５Ｂと同一列方向に延在して構成される。電源電
圧用配線１２Ｂは、例えば、抵抗値を低減する不純物（
Ｐ、Ａｓ）が導入された多結晶シリコン膜で形成する。

これら高抵抗負荷素子１２Ａ及び電源電圧用配線１２Ｂ
の上部には、眉間絶縁膜１３を介して、データ線（Ｄｌ
、、、）１４が設けられている。データ線１４は、第２
図において行方向に延在している。

データ線１４は、層間絶縁膜１３．１１及びゲート絶縁
膜４に形成された接続孔１３Ａを通して、転送用ＭＩＳ
ＦＥＴＱｔの半導体領域９に接続される。データ線１４
は、例えば、アルミニウム膜等で形成される。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、本発明は、前記接続用導電層１ｏを高抵抗負荷
素子１２Ａ及び電源電圧用配線１２Ｂと同一導電層で形
成してもよい。

また、本発明は、高抵抗負荷素子１２Ａに代えてｐチャ
ネルＭ　Ｉ　Ｓ　ＦＥＴを使用する、完全ＣＭＯ８型の
ＳＲＡＭに適用することができる。

また、本発明は、ＳＲＡＭに限定されず、ＭＩＳＦＥＴ
を有する半導体集積回路装置に広く適用することができ
る。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を筒学に説明すれば、次のと
おりである。

Ｍ　Ｉ　Ｓ　ＦＥＴを有する半導体集積回路装置におい
て、第１ＭＩＳＦＥＴの第１ゲート電極と、一部が第１
ＭＩＳＦＥＴのソース領域又はドレイン領域まで延在す
る第２　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの第２ゲート電極とを
構成し、一端部が前記第１ゲー１−電極と第２ゲート電
極の延在する・部との間に夫々に対して自己整合的に第
１　Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔのソース領域又はドレイン
領域に接続し、他端部が第２ゲート電極の延在する一部
に接続する接続用導電層を構成することにより、前記第
１ゲー１〜電極、第２ゲート電極の夫々と接続用導電層
との製造工程におけるマスク合せ余裕寸法をなくし、前
記第］ＭＴＳＦＥＴと第２ＭＩＳＦＥＴとの接続面積を
縮小できるので、半導体集積回路装置の集積度を向上す
ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＳＲΔＭのメモリセ
ルを示す等価回路図、 第２図は、前記メモリセルの具体的な構成を示す要部平
面図。 第３図は、第２図の■−■線で切った断面図、第４図は
、前記メモリセルの所定の製造工程における要部平面図
、 第５図は、前記メモリセルの要部拡大断面図、第６図乃
至第８図は、前記メモリセルを各製造工程毎に示す要部
拡大断面図である。 図中、１・・・半導体基板、４・・・ゲート絶縁膜、４
Ａ、７Ａ・・・接続孔、５・・・ゲート電極、５Ａ、Ｗ
Ｌ・・・ワード線、５Ｂ、Ｖｓｓ・・・基準電圧用配線
、６゜９・・・半導体領域、８・・・サイドウオールス
ペーサ。 １０・・・接続用導電層、１２Ａ、Ｒ・・・高抵抗負荷
素子、１２Ｂ、Ｖｃ　ｃ−電源電圧用配線、１４．ＤＩ
、・・・データ線、Ｑｔ・・転送用ＭＩＳＦＥＴ、Ｑｄ
・・・駆動用Ｍ　Ｉ　Ｓ　ＦＥＴである。 第　　１　　図 第　　２　　図 二１ 第　　５　　図 第　　６　　図 ／（Ｐつ 第　　８　　図 第　　　Ｉ　　　凶

Claims (1)

1. 【特許請求の範囲】 １、第１ＭＩＳＦＥＴのソース領域又はドレイン領域に
   、第２ＭＩＳＦＥＴのゲート電極の一部を延在させて接
   続する半導体集積回路装置において、前記第１ＭＩＳＦ
   ＥＴの第１ゲート電極と、一部が第１ＭＩＳＦＥＴのソ
   ース領域又はドレイン領域まで延在する第２ＭＩＳＦＥ
   Ｔの第２ゲート電極とを構成し、一端部が前記第１ゲー
   ト電極と第２ゲート電極の延在する一部との間に夫々に
   対して自己整合的に第１ＭＩＳＦＥＴのソース領域又は
   ドレイン領域に接続し、他端部が第２ゲート電極の延在
   する一部に接続する接続用導電層を構成したことを特徴
   とする半導体集積回路装置。 ２、前記接続用導電層の一端部は、前記第１及び第２ゲ
   ート電極を形成し、該第１及び第２ゲート電極の側壁に
   サイドウォールスペーサを形成し、該サイドウォールス
   ペーサで第１ＭＩＳＦＥＴのゲート絶縁膜を除去して接
   続孔を形成し、該接続孔を通して、前記ソース領域又は
   ドレイン領域と接続することを特徴とする特許請求の範
   囲第１項に記載の半導体集積回路装置。 ３、前記第１及び第２ＭＩＳＦＥＴは、ＳＲＡＭのメモ
   リセルを構成することを特徴とする特許請求の範囲第１
   項又は第２項に記載の半導体集積回路装置。 ４、前記第１ＭＩＳＦＥＴは、ＳＲＡＭのメモリセル内
   の転送用又は駆動用ＭＩＳＦＥＴであり、前記第２ＭＩ
   ＳＦＥＴは、前記メモリセル内の駆動用ＭＩＳＦＥＴで
   あることを特徴とする特許請求の範囲第１項又は第２項
   に記載の半導体集積回路装置。