JPH04163962A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04163962A JPH04163962A JP2290408A JP29040890A JPH04163962A JP H04163962 A JPH04163962 A JP H04163962A JP 2290408 A JP2290408 A JP 2290408A JP 29040890 A JP29040890 A JP 29040890A JP H04163962 A JPH04163962 A JP H04163962A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 239000007772 electrode material Substances 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000001514 detection method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、絶縁ゲート型電界効果トランジスタ（以下Ｍ
Ｏ８−Ｔｒ）による差動増幅回路を使ったコンパレータ
回路に関するもので、詳述すれば電源電圧低下検出回路
に関する。
Ｏ８−Ｔｒ）による差動増幅回路を使ったコンパレータ
回路に関するもので、詳述すれば電源電圧低下検出回路
に関する。
［従来の技術］ ・
従来の電源電圧低下検出回路は、基準電圧源及び差動回
路によって構成され、第２図の様な回路であった。また
定電流バイアス回路及び差動回路によって構成され、差
動対のトランジスタの一方のスレッショルド電圧（以下
ｖｔｈ）を変化させた構成の第３図の様な回路であった
。
路によって構成され、第２図の様な回路であった。また
定電流バイアス回路及び差動回路によって構成され、差
動対のトランジスタの一方のスレッショルド電圧（以下
ｖｔｈ）を変化させた構成の第３図の様な回路であった
。
［発明が解決しようとする課題］
ところがいずれの従来例においても、基準電圧及び差動
対のｖｔｈを変化させるために、製造工程においてイオ
ン打ち込みあるいは、ゲート電極材質を変化させる等の
追加工程が必要であった。
対のｖｔｈを変化させるために、製造工程においてイオ
ン打ち込みあるいは、ゲート電極材質を変化させる等の
追加工程が必要であった。
製造工程が増せば、製造コスト製造日数の増加等は避け
る事ができない等の課題があった。
る事ができない等の課題があった。
そこで本発明は、この様な課題を解決するもので、その
目的とするところは製造工程の増加無しに電源電圧低下
検出回路の動作を可能とし、製造コストの低減及び製造
日数の短縮を図ることを目的としている。
目的とするところは製造工程の増加無しに電源電圧低下
検出回路の動作を可能とし、製造コストの低減及び製造
日数の短縮を図ることを目的としている。
［課題を解決するための手段］
少なくとも定電流バイアス回路、差動回路段を構成する
素子は、すべて同一基板上に形成された絶縁ゲート型電
界効果トランジスタによって構成される差動増幅器にお
いて、第１導電型の基板に対し、第２導電型で形成され
るウェル領域内に、第１導電型のトランジスタを有し、
前記差動回路の差動対となる前記第１導電型のトランジ
スタの１方のみを、前記ウェル領域と分離した別のウェ
ル領域内に配置した事を特長とする半導体集積回路。
素子は、すべて同一基板上に形成された絶縁ゲート型電
界効果トランジスタによって構成される差動増幅器にお
いて、第１導電型の基板に対し、第２導電型で形成され
るウェル領域内に、第１導電型のトランジスタを有し、
前記差動回路の差動対となる前記第１導電型のトランジ
スタの１方のみを、前記ウェル領域と分離した別のウェ
ル領域内に配置した事を特長とする半導体集積回路。
［実施例］
第１図は、本発明の半導体集積回路の、配置の一実施例
を示す図である。１０１はプラス電源（以下Ｖｄｄ）配
線、１１３はマイナス電源（以下■ｓｓ）配線、１０３
はＰ型ウェル領域（以下Ｐ−ｗ ｅ １１）、１０２，
１０７はＰ−ｗｅｌｌ抵抗、１１５はポリシリコン（以
下Ｐ○ｌｙ）、１１６はアルミニウム（以下Ａｌ）配線
、１１９はＰ型拡散（以下ｐ＋）、１２０はＮ型拡散（
以下Ｎ＋）、１゛１７は拡散コンタクト、１１８はＰｏ
１ ｙコンタクトチある。１０４，１０５，１０６は
Ｐチャネルトランジスタ（以下Ｐｃｈ−Ｔｒ）、１０８
゜１０９．１１０．ＩＬＬ １１２はＮチャンネルト
ランジスタ（以下Ｎｃｈ−Ｔｒ）である。以上の実施例
の回路図は第３図と同等である。
を示す図である。１０１はプラス電源（以下Ｖｄｄ）配
線、１１３はマイナス電源（以下■ｓｓ）配線、１０３
はＰ型ウェル領域（以下Ｐ−ｗ ｅ １１）、１０２，
１０７はＰ−ｗｅｌｌ抵抗、１１５はポリシリコン（以
下Ｐ○ｌｙ）、１１６はアルミニウム（以下Ａｌ）配線
、１１９はＰ型拡散（以下ｐ＋）、１２０はＮ型拡散（
以下Ｎ＋）、１゛１７は拡散コンタクト、１１８はＰｏ
１ ｙコンタクトチある。１０４，１０５，１０６は
Ｐチャネルトランジスタ（以下Ｐｃｈ−Ｔｒ）、１０８
゜１０９．１１０．ＩＬＬ １１２はＮチャンネルト
ランジスタ（以下Ｎｃｈ−Ｔｒ）である。以上の実施例
の回路図は第３図と同等である。
１０８．１０９のＮｃｈ−Ｔｒは差動対であるが一方の
トランジスタ１０８は、１０９のトランジスタの配置さ
れるＰ−ｗｅｌｊ領域と別の、分離されたＰ−ｗｅｌｌ
領域に配置されている。分離されたＰ−ｗｅｌｌ領域内
のトランジスタのｖｔｈは、そのトランジスタとＰ−ｗ
ｅｌｌの端部の距離によって第４図の様に変化する。本
実施例のトランジスタの製造工程は、約７０Ｖの高電圧
に耐えるトランジスタを同時に作り込む為に、Ｐ−ｗｅ
ｌｌの深さが約２０μｍ程度なるまで熱拡散を行なって
いるので、Ｐ−ｗｅｌｌの横方向の広がりは１６μｍ程
度になる。従って四方に広がればＰ−ｗｅｌｌ濃度は大
面積のＰ−ｗｅｌｌ中心部の濃度に比較すると薄くなる
事が分かる。Ｐ−ｗｅｌｌ潰度が濃度なればその領域上
のＮｃｈ−Ｔｒのｖｔｈは低くなる。本実施例ではこの
効果を利用し、差動対の一方のＮｃｈ−Ｔｒを分離した
別のＰ−ｗｅｌｌ領域に配置した。したがってそのＮｃ
ｈ−Ｔｒのｖｔｈは通常のＮｃｈ−Ｔｒのｖｔｈと変わ
る、そのｖｔｈ差を利用して、第３図の様な回路により
電源電圧検出回路を動作させるものである。
トランジスタ１０８は、１０９のトランジスタの配置さ
れるＰ−ｗｅｌｊ領域と別の、分離されたＰ−ｗｅｌｌ
領域に配置されている。分離されたＰ−ｗｅｌｌ領域内
のトランジスタのｖｔｈは、そのトランジスタとＰ−ｗ
ｅｌｌの端部の距離によって第４図の様に変化する。本
実施例のトランジスタの製造工程は、約７０Ｖの高電圧
に耐えるトランジスタを同時に作り込む為に、Ｐ−ｗｅ
ｌｌの深さが約２０μｍ程度なるまで熱拡散を行なって
いるので、Ｐ−ｗｅｌｌの横方向の広がりは１６μｍ程
度になる。従って四方に広がればＰ−ｗｅｌｌ濃度は大
面積のＰ−ｗｅｌｌ中心部の濃度に比較すると薄くなる
事が分かる。Ｐ−ｗｅｌｌ潰度が濃度なればその領域上
のＮｃｈ−Ｔｒのｖｔｈは低くなる。本実施例ではこの
効果を利用し、差動対の一方のＮｃｈ−Ｔｒを分離した
別のＰ−ｗｅｌｌ領域に配置した。したがってそのＮｃ
ｈ−Ｔｒのｖｔｈは通常のＮｃｈ−Ｔｒのｖｔｈと変わ
る、そのｖｔｈ差を利用して、第３図の様な回路により
電源電圧検出回路を動作させるものである。
第３図の回路を簡単に説明すると、３０２，３０３．３
０４はＰｃｈ−Ｔｒであり、３０１，３０５．３０６，
３０７，３０９はＮｃｈ−Ｔｒである。３１０． ３１
ｉ、３１２は抵抗である。まず３１０の抵抗と３０１の
Ｎｃｈ−Ｔｒにより定電流バイアス回路を構成している
。その出力が３０７．３０９のＮｃｈ−Ｔｒのゲート電
位となり、そのトランジスタに流れる電流は一定電流と
なる。
０４はＰｃｈ−Ｔｒであり、３０１，３０５．３０６，
３０７，３０９はＮｃｈ−Ｔｒである。３１０． ３１
ｉ、３１２は抵抗である。まず３１０の抵抗と３０１の
Ｎｃｈ−Ｔｒにより定電流バイアス回路を構成している
。その出力が３０７．３０９のＮｃｈ−Ｔｒのゲート電
位となり、そのトランジスタに流れる電流は一定電流と
なる。
３０２．３０３のＰｃｈ−Ｔｒと３０５，３０６のＮｃ
ｈ−Ｔｒで差動回路を構成している。３０５のＮｃｈ−
Ｔｒのゲートは３１３のＶｄｄ電位に接続され、３０６
のＮｃｈ−ＴｒのゲートはＶｄｄおよび７８８間に接続
された３１１，３１２の抵抗により分割された電位が与
えられている。
ｈ−Ｔｒで差動回路を構成している。３０５のＮｃｈ−
Ｔｒのゲートは３１３のＶｄｄ電位に接続され、３０６
のＮｃｈ−ＴｒのゲートはＶｄｄおよび７８８間に接続
された３１１，３１２の抵抗により分割された電位が与
えられている。
３０６のＮｃｈ−Ｔｒは第１図の１０８のトランジスタ
であり、分離された別のＰ−ｗｅｌｌ内にありＰ−ｗｅ
ｌｌ端部から約８μｍ１ｌｌれたところにある。 し
たがって第４図のグラフからｖｔｈは約０．４■他のＮ
ｃｈ−Ｔｒのｖｔｈより低くなっている。３０５，３０
６のＮｃｈ−Ｔｒ（７）ゲート電位は、電源電圧が変化
すると、第５図の様に変化する。５０１はゲート電位、
５０２は電源電圧であり、５０３が３０５のトランジス
タのゲート電位が５■のとき、ゲート電位差は５０５よ
り約０．７Ｖであり、実効ゲート電圧でみると３０５の
トランジスタの方が大きいため、３１５の出力はＨｉｇ
ｈレベルになっている。 電源電圧が２．８■近辺に
なった時ゲート電位差は５０６より約０．４■であり、
実効ゲート電圧は両者で等しくなる。電源電圧がこれ以
下になると３０６のトランジスタの実効ゲート電圧の方
が３０５のそれよりも大きくなるので３１５の出力はＬ
ｏｗレベルとなる。以上の動作から電源電圧低下検出回
路として使用できることが分かる。 、上記実施例は
、はんの−例であり基板がＰ型でウェルがＮ型であり、
Ｐｃｈ）ランジスタの差動回路の一方が、分離された別
のウェルに配置されたとしても本発明を脱しない。第３
図の構成の定電流バイアス回路が本発明の回路と違って
いても、抵抗がウェル抵抗以外の物であっても本発明を
逸脱しない。
であり、分離された別のＰ−ｗｅｌｌ内にありＰ−ｗｅ
ｌｌ端部から約８μｍ１ｌｌれたところにある。 し
たがって第４図のグラフからｖｔｈは約０．４■他のＮ
ｃｈ−Ｔｒのｖｔｈより低くなっている。３０５，３０
６のＮｃｈ−Ｔｒ（７）ゲート電位は、電源電圧が変化
すると、第５図の様に変化する。５０１はゲート電位、
５０２は電源電圧であり、５０３が３０５のトランジス
タのゲート電位が５■のとき、ゲート電位差は５０５よ
り約０．７Ｖであり、実効ゲート電圧でみると３０５の
トランジスタの方が大きいため、３１５の出力はＨｉｇ
ｈレベルになっている。 電源電圧が２．８■近辺に
なった時ゲート電位差は５０６より約０．４■であり、
実効ゲート電圧は両者で等しくなる。電源電圧がこれ以
下になると３０６のトランジスタの実効ゲート電圧の方
が３０５のそれよりも大きくなるので３１５の出力はＬ
ｏｗレベルとなる。以上の動作から電源電圧低下検出回
路として使用できることが分かる。 、上記実施例は
、はんの−例であり基板がＰ型でウェルがＮ型であり、
Ｐｃｈ）ランジスタの差動回路の一方が、分離された別
のウェルに配置されたとしても本発明を脱しない。第３
図の構成の定電流バイアス回路が本発明の回路と違って
いても、抵抗がウェル抵抗以外の物であっても本発明を
逸脱しない。
［発明の効果］
以上のように本発明の半導体集積回路を使用すれば、ｖ
ｔｈの変化を行なうための、イオン打ち込みあるいは、
ゲート電極材質を変化させる等の追加工程を増やす事無
しにＶ ｔ ｈを変化させることができる効果を有する
。ｖｔｈを変化させることができれば、追加工程を増や
すこと無しに電源電圧低下検出回路を動作させることが
可能となる効果を有する。製造工程が減れば製造コスト
の低下、製造日数の短縮を行なうことが可能となる効果
を有する。
ｔｈの変化を行なうための、イオン打ち込みあるいは、
ゲート電極材質を変化させる等の追加工程を増やす事無
しにＶ ｔ ｈを変化させることができる効果を有する
。ｖｔｈを変化させることができれば、追加工程を増や
すこと無しに電源電圧低下検出回路を動作させることが
可能となる効果を有する。製造工程が減れば製造コスト
の低下、製造日数の短縮を行なうことが可能となる効果
を有する。
第１図は、本発明の構成を特長とする半導体集積回路の
配置を表わす図。 １０１ Ｖｄｄ電源配線 １０２．１０７ Ｐ−ｗｅｌｌ抵抗 １０３ Ｐ−ｗｅｌｌ １０４〜１０６ Ｐｃｈ−Ｔｒ １０８〜１１２ Ｎｃｈ−Ｔｒ １１３ Ｖｓｓ電源配線 １１４ 検出回路出力 １１５ Ｐｏ１ｙ １１６ Ａ１ １１７ 拡散コンタクト １１８ Ｐｏ１ｙコンタクト １１９ Ｐ十拡散 １２０ Ｎ十拡散 １２１ Ｎ型基板 第２図は従来の構成の電源電圧低下検出回路を表わす図
。 ２０１ 基準電圧発生回路 ３０２〜３０４ Ｐｃｈ−Ｔｒ ３０５．３０７，２０２ Ｎｃｈ−Ｔｒ３１１．３１
２ 抵抗 ３１３ Ｖｄｄ電位 ３１４ Ｖｓｓ電位 ３１５ 検出回路出力 第３図は従来の構成の電源電圧低下検出回路を表わす図
。 ３０１ Ｎｃｈ−Ｔｒ ３０６ 他のＮｃｈ−Ｔｒよりｖｔｈの低いＮｃｈ−Ｔ
ｒ ３１０ 抵抗 第４図は分離された別のＰ−ｗｅｌｌ内のＮｃｈ−Ｔｒ
のＰ−ｗｅｌｌ端部からの距離とｖｔｈの変化を表わす
図。 ４０１ Ｎｃｈ−ＴｒのＶｔｈ ４０２ Ｐ−ｗｅｌｌ端部からめ距離４０３ Ｎｃ
ｈ−Ｖｔｈの変化曲線 ４０４ 大面積のＰ−’ｗｅｌｌ中心部の通常Ｎｃｈ
−Ｔｒのｖｔｈを表わす ４０５ Ｐ−ｗｅｌｌｆｉ１部から約８μｍ離れた場
所のＮｃｈ−Ｔｒのｖｔｈを表わす 第５図は、差動対トランジスタのゲート電位が電源電圧
の変化によりどのように変化するのかを表わす図 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）第４図 第５図
配置を表わす図。 １０１ Ｖｄｄ電源配線 １０２．１０７ Ｐ−ｗｅｌｌ抵抗 １０３ Ｐ−ｗｅｌｌ １０４〜１０６ Ｐｃｈ−Ｔｒ １０８〜１１２ Ｎｃｈ−Ｔｒ １１３ Ｖｓｓ電源配線 １１４ 検出回路出力 １１５ Ｐｏ１ｙ １１６ Ａ１ １１７ 拡散コンタクト １１８ Ｐｏ１ｙコンタクト １１９ Ｐ十拡散 １２０ Ｎ十拡散 １２１ Ｎ型基板 第２図は従来の構成の電源電圧低下検出回路を表わす図
。 ２０１ 基準電圧発生回路 ３０２〜３０４ Ｐｃｈ−Ｔｒ ３０５．３０７，２０２ Ｎｃｈ−Ｔｒ３１１．３１
２ 抵抗 ３１３ Ｖｄｄ電位 ３１４ Ｖｓｓ電位 ３１５ 検出回路出力 第３図は従来の構成の電源電圧低下検出回路を表わす図
。 ３０１ Ｎｃｈ−Ｔｒ ３０６ 他のＮｃｈ−Ｔｒよりｖｔｈの低いＮｃｈ−Ｔ
ｒ ３１０ 抵抗 第４図は分離された別のＰ−ｗｅｌｌ内のＮｃｈ−Ｔｒ
のＰ−ｗｅｌｌ端部からの距離とｖｔｈの変化を表わす
図。 ４０１ Ｎｃｈ−ＴｒのＶｔｈ ４０２ Ｐ−ｗｅｌｌ端部からめ距離４０３ Ｎｃ
ｈ−Ｖｔｈの変化曲線 ４０４ 大面積のＰ−’ｗｅｌｌ中心部の通常Ｎｃｈ
−Ｔｒのｖｔｈを表わす ４０５ Ｐ−ｗｅｌｌｆｉ１部から約８μｍ離れた場
所のＮｃｈ−Ｔｒのｖｔｈを表わす 第５図は、差動対トランジスタのゲート電位が電源電圧
の変化によりどのように変化するのかを表わす図 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）第４図 第５図
Claims (1)
- 少なくとも定電流バイアス回路、差動回路段を構成す
る素子は、すべて同一基板上に形成された絶縁ゲート型
電界効果トランジスタによつて構成される差動増幅器に
おいて、第１導電型の基板に対し、第２導電型で形成さ
れるウェル領域内に、第１導電型のトランジスタを有し
、前記差動回路の差動対となる前記第１導電型のトラン
ジスタの１方のみを、前記ウェル領域と分離した別のウ
ェル領域内に配置したことを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2290408A JPH04163962A (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2290408A JPH04163962A (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04163962A true JPH04163962A (ja) | 1992-06-09 |
Family
ID=17755632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2290408A Pending JPH04163962A (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04163962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215145B2 (en) | 2003-12-25 | 2007-05-08 | Seiko Epson Corporation | Comparator circuit and power supply circuit |
| JP2008172328A (ja) * | 2007-01-09 | 2008-07-24 | Rohm Co Ltd | 電圧比較回路およびそれを用いた電源管理回路 |
-
1990
- 1990-10-26 JP JP2290408A patent/JPH04163962A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215145B2 (en) | 2003-12-25 | 2007-05-08 | Seiko Epson Corporation | Comparator circuit and power supply circuit |
| JP2008172328A (ja) * | 2007-01-09 | 2008-07-24 | Rohm Co Ltd | 電圧比較回路およびそれを用いた電源管理回路 |
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