JPH04163962A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04163962A JPH04163962A JP2290408A JP29040890A JPH04163962A JP H04163962 A JPH04163962 A JP H04163962A JP 2290408 A JP2290408 A JP 2290408A JP 29040890 A JP29040890 A JP 29040890A JP H04163962 A JPH04163962 A JP H04163962A
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- JP
- Japan
- Prior art keywords
- transistor
- vth
- circuit
- well
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 8
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- 238000005468 ion implantation Methods 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000001514 detection method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、絶縁ゲート型電界効果トランジスタ(以下M
O8−Tr)による差動増幅回路を使ったコンパレータ
回路に関するもので、詳述すれば電源電圧低下検出回路
に関する。
O8−Tr)による差動増幅回路を使ったコンパレータ
回路に関するもので、詳述すれば電源電圧低下検出回路
に関する。
[従来の技術] ・
従来の電源電圧低下検出回路は、基準電圧源及び差動回
路によって構成され、第2図の様な回路であった。また
定電流バイアス回路及び差動回路によって構成され、差
動対のトランジスタの一方のスレッショルド電圧(以下
vth)を変化させた構成の第3図の様な回路であった
。
路によって構成され、第2図の様な回路であった。また
定電流バイアス回路及び差動回路によって構成され、差
動対のトランジスタの一方のスレッショルド電圧(以下
vth)を変化させた構成の第3図の様な回路であった
。
[発明が解決しようとする課題]
ところがいずれの従来例においても、基準電圧及び差動
対のvthを変化させるために、製造工程においてイオ
ン打ち込みあるいは、ゲート電極材質を変化させる等の
追加工程が必要であった。
対のvthを変化させるために、製造工程においてイオ
ン打ち込みあるいは、ゲート電極材質を変化させる等の
追加工程が必要であった。
製造工程が増せば、製造コスト製造日数の増加等は避け
る事ができない等の課題があった。
る事ができない等の課題があった。
そこで本発明は、この様な課題を解決するもので、その
目的とするところは製造工程の増加無しに電源電圧低下
検出回路の動作を可能とし、製造コストの低減及び製造
日数の短縮を図ることを目的としている。
目的とするところは製造工程の増加無しに電源電圧低下
検出回路の動作を可能とし、製造コストの低減及び製造
日数の短縮を図ることを目的としている。
[課題を解決するための手段]
少なくとも定電流バイアス回路、差動回路段を構成する
素子は、すべて同一基板上に形成された絶縁ゲート型電
界効果トランジスタによって構成される差動増幅器にお
いて、第1導電型の基板に対し、第2導電型で形成され
るウェル領域内に、第1導電型のトランジスタを有し、
前記差動回路の差動対となる前記第1導電型のトランジ
スタの1方のみを、前記ウェル領域と分離した別のウェ
ル領域内に配置した事を特長とする半導体集積回路。
素子は、すべて同一基板上に形成された絶縁ゲート型電
界効果トランジスタによって構成される差動増幅器にお
いて、第1導電型の基板に対し、第2導電型で形成され
るウェル領域内に、第1導電型のトランジスタを有し、
前記差動回路の差動対となる前記第1導電型のトランジ
スタの1方のみを、前記ウェル領域と分離した別のウェ
ル領域内に配置した事を特長とする半導体集積回路。
[実施例]
第1図は、本発明の半導体集積回路の、配置の一実施例
を示す図である。101はプラス電源(以下Vdd)配
線、113はマイナス電源(以下■ss)配線、103
はP型ウェル領域(以下P−w e 11)、102,
107はP−well抵抗、115はポリシリコン(以
下P○ly)、116はアルミニウム(以下Al)配線
、119はP型拡散(以下p+)、120はN型拡散(
以下N+)、1゛17は拡散コンタクト、118はPo
1 yコンタクトチある。104,105,106は
Pチャネルトランジスタ(以下Pch−Tr)、108
゜109.110.ILL 112はNチャンネルト
ランジスタ(以下Nch−Tr)である。以上の実施例
の回路図は第3図と同等である。
を示す図である。101はプラス電源(以下Vdd)配
線、113はマイナス電源(以下■ss)配線、103
はP型ウェル領域(以下P−w e 11)、102,
107はP−well抵抗、115はポリシリコン(以
下P○ly)、116はアルミニウム(以下Al)配線
、119はP型拡散(以下p+)、120はN型拡散(
以下N+)、1゛17は拡散コンタクト、118はPo
1 yコンタクトチある。104,105,106は
Pチャネルトランジスタ(以下Pch−Tr)、108
゜109.110.ILL 112はNチャンネルト
ランジスタ(以下Nch−Tr)である。以上の実施例
の回路図は第3図と同等である。
108.109のNch−Trは差動対であるが一方の
トランジスタ108は、109のトランジスタの配置さ
れるP−welj領域と別の、分離されたP−well
領域に配置されている。分離されたP−well領域内
のトランジスタのvthは、そのトランジスタとP−w
ellの端部の距離によって第4図の様に変化する。本
実施例のトランジスタの製造工程は、約70Vの高電圧
に耐えるトランジスタを同時に作り込む為に、P−we
llの深さが約20μm程度なるまで熱拡散を行なって
いるので、P−wellの横方向の広がりは16μm程
度になる。従って四方に広がればP−well濃度は大
面積のP−well中心部の濃度に比較すると薄くなる
事が分かる。P−well潰度が濃度なればその領域上
のNch−Trのvthは低くなる。本実施例ではこの
効果を利用し、差動対の一方のNch−Trを分離した
別のP−well領域に配置した。したがってそのNc
h−Trのvthは通常のNch−Trのvthと変わ
る、そのvth差を利用して、第3図の様な回路により
電源電圧検出回路を動作させるものである。
トランジスタ108は、109のトランジスタの配置さ
れるP−welj領域と別の、分離されたP−well
領域に配置されている。分離されたP−well領域内
のトランジスタのvthは、そのトランジスタとP−w
ellの端部の距離によって第4図の様に変化する。本
実施例のトランジスタの製造工程は、約70Vの高電圧
に耐えるトランジスタを同時に作り込む為に、P−we
llの深さが約20μm程度なるまで熱拡散を行なって
いるので、P−wellの横方向の広がりは16μm程
度になる。従って四方に広がればP−well濃度は大
面積のP−well中心部の濃度に比較すると薄くなる
事が分かる。P−well潰度が濃度なればその領域上
のNch−Trのvthは低くなる。本実施例ではこの
効果を利用し、差動対の一方のNch−Trを分離した
別のP−well領域に配置した。したがってそのNc
h−Trのvthは通常のNch−Trのvthと変わ
る、そのvth差を利用して、第3図の様な回路により
電源電圧検出回路を動作させるものである。
第3図の回路を簡単に説明すると、302,303.3
04はPch−Trであり、301,305.306,
307,309はNch−Trである。310. 31
i、312は抵抗である。まず310の抵抗と301の
Nch−Trにより定電流バイアス回路を構成している
。その出力が307.309のNch−Trのゲート電
位となり、そのトランジスタに流れる電流は一定電流と
なる。
04はPch−Trであり、301,305.306,
307,309はNch−Trである。310. 31
i、312は抵抗である。まず310の抵抗と301の
Nch−Trにより定電流バイアス回路を構成している
。その出力が307.309のNch−Trのゲート電
位となり、そのトランジスタに流れる電流は一定電流と
なる。
302.303のPch−Trと305,306のNc
h−Trで差動回路を構成している。305のNch−
Trのゲートは313のVdd電位に接続され、306
のNch−TrのゲートはVddおよび788間に接続
された311,312の抵抗により分割された電位が与
えられている。
h−Trで差動回路を構成している。305のNch−
Trのゲートは313のVdd電位に接続され、306
のNch−TrのゲートはVddおよび788間に接続
された311,312の抵抗により分割された電位が与
えられている。
306のNch−Trは第1図の108のトランジスタ
であり、分離された別のP−well内にありP−we
ll端部から約8μm1llれたところにある。 し
たがって第4図のグラフからvthは約0.4■他のN
ch−Trのvthより低くなっている。305,30
6のNch−Tr(7)ゲート電位は、電源電圧が変化
すると、第5図の様に変化する。501はゲート電位、
502は電源電圧であり、503が305のトランジス
タのゲート電位が5■のとき、ゲート電位差は505よ
り約0.7Vであり、実効ゲート電圧でみると305の
トランジスタの方が大きいため、315の出力はHig
hレベルになっている。 電源電圧が2.8■近辺に
なった時ゲート電位差は506より約0.4■であり、
実効ゲート電圧は両者で等しくなる。電源電圧がこれ以
下になると306のトランジスタの実効ゲート電圧の方
が305のそれよりも大きくなるので315の出力はL
owレベルとなる。以上の動作から電源電圧低下検出回
路として使用できることが分かる。 、上記実施例は
、はんの−例であり基板がP型でウェルがN型であり、
Pch)ランジスタの差動回路の一方が、分離された別
のウェルに配置されたとしても本発明を脱しない。第3
図の構成の定電流バイアス回路が本発明の回路と違って
いても、抵抗がウェル抵抗以外の物であっても本発明を
逸脱しない。
であり、分離された別のP−well内にありP−we
ll端部から約8μm1llれたところにある。 し
たがって第4図のグラフからvthは約0.4■他のN
ch−Trのvthより低くなっている。305,30
6のNch−Tr(7)ゲート電位は、電源電圧が変化
すると、第5図の様に変化する。501はゲート電位、
502は電源電圧であり、503が305のトランジス
タのゲート電位が5■のとき、ゲート電位差は505よ
り約0.7Vであり、実効ゲート電圧でみると305の
トランジスタの方が大きいため、315の出力はHig
hレベルになっている。 電源電圧が2.8■近辺に
なった時ゲート電位差は506より約0.4■であり、
実効ゲート電圧は両者で等しくなる。電源電圧がこれ以
下になると306のトランジスタの実効ゲート電圧の方
が305のそれよりも大きくなるので315の出力はL
owレベルとなる。以上の動作から電源電圧低下検出回
路として使用できることが分かる。 、上記実施例は
、はんの−例であり基板がP型でウェルがN型であり、
Pch)ランジスタの差動回路の一方が、分離された別
のウェルに配置されたとしても本発明を脱しない。第3
図の構成の定電流バイアス回路が本発明の回路と違って
いても、抵抗がウェル抵抗以外の物であっても本発明を
逸脱しない。
[発明の効果]
以上のように本発明の半導体集積回路を使用すれば、v
thの変化を行なうための、イオン打ち込みあるいは、
ゲート電極材質を変化させる等の追加工程を増やす事無
しにV t hを変化させることができる効果を有する
。vthを変化させることができれば、追加工程を増や
すこと無しに電源電圧低下検出回路を動作させることが
可能となる効果を有する。製造工程が減れば製造コスト
の低下、製造日数の短縮を行なうことが可能となる効果
を有する。
thの変化を行なうための、イオン打ち込みあるいは、
ゲート電極材質を変化させる等の追加工程を増やす事無
しにV t hを変化させることができる効果を有する
。vthを変化させることができれば、追加工程を増や
すこと無しに電源電圧低下検出回路を動作させることが
可能となる効果を有する。製造工程が減れば製造コスト
の低下、製造日数の短縮を行なうことが可能となる効果
を有する。
第1図は、本発明の構成を特長とする半導体集積回路の
配置を表わす図。 101 Vdd電源配線 102.107 P−well抵抗 103 P−well 104〜106 Pch−Tr 108〜112 Nch−Tr 113 Vss電源配線 114 検出回路出力 115 Po1y 116 A1 117 拡散コンタクト 118 Po1yコンタクト 119 P十拡散 120 N十拡散 121 N型基板 第2図は従来の構成の電源電圧低下検出回路を表わす図
。 201 基準電圧発生回路 302〜304 Pch−Tr 305.307,202 Nch−Tr311.31
2 抵抗 313 Vdd電位 314 Vss電位 315 検出回路出力 第3図は従来の構成の電源電圧低下検出回路を表わす図
。 301 Nch−Tr 306 他のNch−Trよりvthの低いNch−T
r 310 抵抗 第4図は分離された別のP−well内のNch−Tr
のP−well端部からの距離とvthの変化を表わす
図。 401 Nch−TrのVth 402 P−well端部からめ距離403 Nc
h−Vthの変化曲線 404 大面積のP−’well中心部の通常Nch
−Trのvthを表わす 405 P−wellfi1部から約8μm離れた場
所のNch−Trのvthを表わす 第5図は、差動対トランジスタのゲート電位が電源電圧
の変化によりどのように変化するのかを表わす図 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部(他1名)第4図 第5図
配置を表わす図。 101 Vdd電源配線 102.107 P−well抵抗 103 P−well 104〜106 Pch−Tr 108〜112 Nch−Tr 113 Vss電源配線 114 検出回路出力 115 Po1y 116 A1 117 拡散コンタクト 118 Po1yコンタクト 119 P十拡散 120 N十拡散 121 N型基板 第2図は従来の構成の電源電圧低下検出回路を表わす図
。 201 基準電圧発生回路 302〜304 Pch−Tr 305.307,202 Nch−Tr311.31
2 抵抗 313 Vdd電位 314 Vss電位 315 検出回路出力 第3図は従来の構成の電源電圧低下検出回路を表わす図
。 301 Nch−Tr 306 他のNch−Trよりvthの低いNch−T
r 310 抵抗 第4図は分離された別のP−well内のNch−Tr
のP−well端部からの距離とvthの変化を表わす
図。 401 Nch−TrのVth 402 P−well端部からめ距離403 Nc
h−Vthの変化曲線 404 大面積のP−’well中心部の通常Nch
−Trのvthを表わす 405 P−wellfi1部から約8μm離れた場
所のNch−Trのvthを表わす 第5図は、差動対トランジスタのゲート電位が電源電圧
の変化によりどのように変化するのかを表わす図 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部(他1名)第4図 第5図
Claims (1)
- 少なくとも定電流バイアス回路、差動回路段を構成す
る素子は、すべて同一基板上に形成された絶縁ゲート型
電界効果トランジスタによつて構成される差動増幅器に
おいて、第1導電型の基板に対し、第2導電型で形成さ
れるウェル領域内に、第1導電型のトランジスタを有し
、前記差動回路の差動対となる前記第1導電型のトラン
ジスタの1方のみを、前記ウェル領域と分離した別のウ
ェル領域内に配置したことを特徴とする半導体集積回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2290408A JPH04163962A (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2290408A JPH04163962A (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04163962A true JPH04163962A (ja) | 1992-06-09 |
Family
ID=17755632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2290408A Pending JPH04163962A (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04163962A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7215145B2 (en) | 2003-12-25 | 2007-05-08 | Seiko Epson Corporation | Comparator circuit and power supply circuit |
JP2008172328A (ja) * | 2007-01-09 | 2008-07-24 | Rohm Co Ltd | 電圧比較回路およびそれを用いた電源管理回路 |
-
1990
- 1990-10-26 JP JP2290408A patent/JPH04163962A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7215145B2 (en) | 2003-12-25 | 2007-05-08 | Seiko Epson Corporation | Comparator circuit and power supply circuit |
JP2008172328A (ja) * | 2007-01-09 | 2008-07-24 | Rohm Co Ltd | 電圧比較回路およびそれを用いた電源管理回路 |
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