JP2992073B2

JP2992073B2 - 出力回路及びその製造方法

Info

Publication number: JP2992073B2
Application number: JP2316518A
Authority: JP
Inventors: 福一広畑
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-11-20
Filing date: 1990-11-20
Publication date: 1999-12-20
Anticipated expiration: 2014-12-20
Also published as: JPH04185111A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、例えば、マイクロコンピュータ等の集積回
路内に設けられるオープンドレイン型の出力回路及びそ
の製造方法に関するものである。

（従来の技術）従来、このような分野の技術としては、例えば特開昭
56−118352号公報、及び特開昭56−164555号公報等に記
載されるものがあった。以下、その構成を図を用いて説
明する。

第２図〜第６図は、集積回路内に設けられる従来の出
力回路の回路図である。

第２図の出力回路はオープンドレイン型出力回路とい
われるもので、内部回路１に接続された入力端子２に
は、エンハンスメント型のＮチヤネル型MOSトランジス
タ（以下、NMOSという）3,4からなる出力回路が接続さ
れている。この出力回路は、NMOS3,4が電源電位VDDと接
地電位VSSとの間に直列接続され、NMOS3のソース及びゲ
ートが出力端子５に接続され、さらにNMOS4のゲートが
入力端子２に接続されている。出力端子５には、外部回
路６が接続される。

このオープンドレイン型出力回路では、ロード側のNM
OS3が、通常オフ状態となっており、入力端子２が“H"
レベルになると、ドライバ側のNMOS4がオン状態とな
り、出力端子５が“L"レベルとなる。一方、入力端子２
が“L"レベルになると、ドライバ側NMOS4がオフ状態と
なり、出力端子５がハイインピーダンス状態となる。

第３図の出力回路は、プルアップ抵抗付き出力回路と
いわれるもので、例えば第２図のロード側のエンハンス
メント型NMOS3を、例えばイオン注入用マスクを用いて
デプレッション型のNMOS3Aにすることにより、形成でき
る。

このプルアップ抵抗付き出力回路では、ロード側のNM
OS3Aはデプレッション型なので、常にオン状態で、かつ
高抵抗になっている。そのため、入力端子２が“H"レベ
ルになると、ドライブ側のNMOS4がオン状態になり、し
かもそれが低抵抗に形成されているため、NMOS3Aと４と
の抵抗分割により、出力端子５が“L"レベルになる。ま
た、入力端子２が“L"レベルになると、ドライバ側のNM
OS4がオフ状態となり、その抵抗が無限大になって出力
端子５が電源電位VDD方向にプルアップされ、“H"レベ
ルになる。

第３図のプルアップ抵抗付き出力回路では、常時、該
出力回路に電源電流が流れるため、消費電力が大きいと
いう欠点がある。そのため、低消費電力化が図れるCMOS
構成の出力回路が提案されており、その一例を第４図に
示す。

第４図に示すCMOS構成の出力回路では、Ｐチャネル型
MOSトランジスタ（以下、PMOSという）13とNMOS14と
が、電源電位VDDと接地電位VSSとの間に相補的に接続さ
れている。この出力回路では、入力端子２が“H"レベル
なると、PMOS13がオフ状態、NMOS14がオン状態となり、
出力端子５が“L"レベルになる。また、入力端子２が
“L"レベルになると、PMOS13がオン状態、NMOS14がオフ
状態となるため、出力端子５が“H"レベルとなる。

このCMOS構成の出力回路では、イオン注入用マスクを
用いて、第２図のオープンドレイン型出力回路から第３
図のプルアップ抵抗付き出力回路の形成のように、マス
クオプションの実現が困難である。これは、第２図及び
第３図の出力回路では、単一のサブストレート（基板）
内にNMOS3,4及び3A,4を形成できるのに対し、第４図のC
MOS構成の出力回路では、ＰウェルまたはＮウェルを形
成したサブストレートを用いてPMOS13及びNMOS14を形成
しなければならないため、製造プロセス上の相違から、
イオン注入用マスクを用いたマスクオプションの実現が
困難である。そのため、CMOSプロセスを用いてオープン
ドレイン型出力回路あるいはプルアップ抵抗付き出力回
路をマスクオプションで実現するには、第５図及び第６
図のような方法が用いられている。

即ち、第５図及び第６図に示すように、配線用のマス
クを用い、オープンドレイン出力に寄与しないトランジ
スタを分離する。例えば、第５図の出力回路では、配線
用のマスクを用い、PMOS13とNMOS14とを直列接続する際
に、該配線用マスクでのオプションを示すスイッチ21を
用い、オープンドレイン出力に寄与しないPMOS13を分離
することにより、オープンドレイン型出力回路を形成す
る。また、第６図の出力回路では、配線用マスクを用
い、該配線用マスクでのオプションを示すスイッチ22に
より、オープンドレイン出力に寄与しないNMOS14を分離
することにより、オープンドレイン型出力回路を形成し
ている。

（発明が解決しようとする課題）しかしながら、上記構成の出力回路及びその製造方法
では、次のような課題があった。

第５図及び第６図に示すCMOSプロセスを用いたオープ
ンドレイン型の出力回路は、低消費電力化に優れるもの
の、出力端子５から見たジャンクションダイオード（接
合ダイオード）が、第５図の出力回路ではNMOS14のドレ
イン側に生じるNP、第６図の出力回路ではPMOS13のドレ
イン側に生じるPNとなる。これに対して第３図の通常の
出力回路では、ジャンクションダイオードがNMOS3Aのソ
ース側のPNと、NMOS4のドレイン側のNPの２つを備えて
いる。そのため、第５図及び第６図の出力回路では、第
３図のような通常の出力回路に比べて、ジャンクション
ダイオードが１個となり、それによって出力端子５に外
来サージや静電気等による高電圧が印加された場合、そ
の高電圧の逃げ道が制限される。

例えば、第５図の出力端子５に、正の高電圧が印加さ
れた場合、その高電圧はNMOS14を通して接地電位VSS側
に流出されるが、負の高電圧が印加された場合、該NMOS
14のドレイン側に生じるジャンクションダイオードが逆
方向になるため、該高電圧の逃げ道が制限される。

さらに、第５図及び第６図の出力回路では、第３図の
ような通常の出力回路に比べ、出力端子５から見たジャ
ンクション容量（接合容量）が減少するため、外来サー
ジや静電気等による高電圧の影響を受けやすく、場合に
よっては集積回路内に設けられる第５図や第６図のよう
な出力回路が破壊されやすいという問題があり、それを
解決することが困難であった。

本発明は前記従来技術がもっていた課題として、CMOS
プロセスでのマスクオプションによるプルアップ抵抗付
き出力回路や、オープンドレイン型出力回路を配線用マ
スクを用いて実現すると、外来サージや静電気等による
高電圧の印加によって該出力回路が破壊されやすいとい
う点について解決した出力回路及びその製造方法を提供
するものである。

（課題を解決するための手段）前記課題を解決するために、本発明のうちの第１の発
明は、出力回路において、第１導電型の半導体基板と、
前記半導体基板表面に形成され、外部回路が接続される
出力ノードに接続された第２導電型ウェル領域と、前記
ウェル領域を除く前記半導体基板表面に形成され、電源
電位／接地電位に接続されたソース／ドレインと、前記
出力ノードに接続されたドレイン／ソースと、入力ノー
ドに接続されたゲートとを有する第２導電型のMOSトラ
ンジスタと、前記ウェル領域の表面に形成され、前記出
力ノードに共通に接続されたソース、ドレイン及びゲー
トを有する第１導電型のMOSトランジスタとを有してい
る。

第２の発明は、第１導電型の第１のMOSトランジスタ
と、第２導電型の第２のMOSトランジスタとを含み、入
力端子に与えられた信号に応じた信号を出力端子から出
力する出力回路において、前記第１及び第２のMOSトラ
ンジスタのうちオープンドレインとして使用しない一方
のMOSトランジスタのソース、ドレイン、ゲート及びサ
ブストレートを前記出力端子に共通接続している。

第３の発明は、出力回路の製造方法において、第１導
電型の半導体基板を準備する工程と、前記半導体基板表
面に第２導電型のウェル領域を形成する工程と、前記ウ
ェル領域を除く前記半導体基板表面に第２導電型の第１
のMOSトランジスタを形成する工程と、前記ウェル領域
の表面に第１導電型の第２のMOSトランジスタを形成す
る工程と、前記第１のMOSトランジスタのゲートと内部
回路とを配線によって結線する工程と、前記第１のMOS
トランジスタのソース／ドレインと電源電位／接地電位
とを配線によって結線する工程と、前記第１のMOSトラ
ンジスタのドレイン／ソースと外部回路が接続される出
力端子とを配線によって結線する工程と、前記第２のMO
Sトランジスタのソース、ドレイン及びゲート及び前記
ウェル領域と前記出力端子とを配線によって結線する工
程とを有している。

（作用）本発明によれば、オープンドレイントランジスタとし
て使用しないMOSトランジスタが形成されたウェル領域
と、サブストレート（半導体基板）とで構成されるジャ
ンクション容量は、出力端子（出力ノード）に対してジ
ャンクション容量を増加するように働き、該出力端子に
印加される外来サージや静電気等の高電圧に対する耐圧
性を向上させる。これにより、出力端子に印加される高
電圧からの該出力回路の破壊を、製造が容易な簡単な構
造でかつ的確に防止できる。

（実施例）第１図（ａ），（ｂ）は、本発明の第１の実施例を示
す出力回路の構成図であり、同図（ａ）は回路図、及び
同図（ｂ）は断面図である。

この出力回路は、集積回路内に設けられるもので、Ｐ
ウェル構造のCMOSプロセスで形成されたオープンドレイ
ン型出力回路である。

第１図（ａ）に示すように、内部回路31に接続された
入力端子32には、PMOS33及びNMOS34からなるオープンド
レイン型の出力回路が接続されている。この出力回路
は、第１図（ｂ）に示すように、Ｎ型サブストレート
（基板）40に形成されたPMOS33と、該サブストレート40
内のＰウェル41中に形成されたNMOS34とを備えている。

PMOS33のゲート33Gは入力端子32に、ソース33S及びサ
ブストレートは電源電位VDDに、ドレイン33Dは出力端子
35に、それぞれ接続されている。NMOS34のドレイン34
D、ゲート34G、ソース34S及びサブストレートは、それ
ぞれ出力端子35に共通接続され、その出力端子35が外部
回路36に接続される。

この出力回路では、出力端子35から見ると、PMOS33が
オープンドレインとして寄与する。これに対してNMOS34
は、Ｐウェル41中に形成されているため、電気的な接続
関係は、Ｎ型サブストレート40内にPMOS33のドレイン33
DとしてのＰ型拡散領域があるのと同様に、Ｎ型サブス
トレート40内にNMOS34のサブストレートであるＰウェル
41が、出力端子35に接続されている。このNMOS34自体
は、Ｐウェル41内に存在するため、Ｐウェル41と同電位
である以外は、特に他に対して影響を与えず、オーブン
ドレインとして寄与しない。

つまり、出力端子35からみると、拡散濃度の違いこそ
あれ、Ｎ型サブストレート40内に、ドレイン33DのＰ型
拡散領域とＰウェル41とが接続されているため、この出
力回路全体は従来の第６図に対応するオープンドレイン
型の出力回路である。そのため、入力端子32が“H"レベ
ルになると、PMOS33がオフ状態になり、出力端子35がハ
イインピーダンス状態となる。また、入力端子32が“L"
レベルになると、PMOS33がオン状態になり、該PMOS33を
通して出力端子35が“H"レベルになる。

この第１の実施例のオープンドレイン型出力回路で
は、従来の第６図のオープンドレイン型出力回路に比
べ、NMOS34が形成されているＰウェル41と、Ｎ型サブス
トレート40とで構成されているPNジャンクションの分だ
け、出力端子35からみたジャンクション容量が増加す
る。そのため、外来サージや静電気等による高電圧が出
力端子35に印加された場合、その高電圧に対する耐圧が
より向上する。実際に、このオープンドレイン型出力回
路を集積回路内に形成し、例えば静電気耐圧を測定した
ところ、信頼性規格値に対して充分余裕をもった測定値
を得ることができ、信頼性の高い集積回路を提供できる
ことが分った。

また、この第１の実施例の出力回路の製造方法では、
例えば、Ｎ型サブストレート40を準備する工程と、サブ
ストレート40の表面にＰウェル41を形成する工程と、Ｐ
ウェル41を除くサブストレート40の表面にHMOS33を形成
する工程と、Ｐウェル41の表面にNMOS34を形成する工程
と、PMOS33のゲート33Sと内部回路31とを配線によって
結線する工程と、PMOS33のソース33Gと電源電位VDDとを
配線によって結線する工程と、PMOS33のドレイン33Dと
外部回路36が接続される出力端子35とを配線によって結
線する工程と、NMOS34のソース34S、ドレイン34D、ゲー
ト34G及びＰウェル41と出力端子35とを配線によって結
線する工程とを有している。

このような製造方法において、PMOS33及びNMOS34の接
続は、例えば配線マスクを用いて行われる。そのため、
その配線マスクを用いて通常のCMOS出力回路に変更する
ことは、可能である。

第７図（ａ），（ｂ）は本発明の第２の実施例を示す
出力回路の構成図であり、同図（ａ）は回路図、及び同
図（ｂ）は断面図である。

この出力回路は、Ｎウェル構造のCMOSプロセスを用い
たオープンドレイン型の出力回路である。

この出力回路は、内部回路31に接続された入力端子32
と、外部回路36が接続される出力端子35との間に設けら
れており、PMOS43及びNMOS44の直列回路で構成されてい
る。即ち、PMOS43は、Ｐ型サブストレート50内のＮウェ
ル51中に形成されており、そのドレイン43D、ゲート43
G、ソース43S及びサブストレートが出力端子35に共通接
続されている。NMOS44は、Ｐ型サブストレート50内に形
成されており、そのドレイン44Dが出力端子35に、ゲー
ト44Gが入力端子32に、ソース44S及びサブストレートが
接地電位VSSに、それぞれ接続されている。

NMOS44はオープンドレイントランジスタとして能動的
に動作する。出力端子35からの接続は、NMOS43のドレイ
ン43DであるＮ型拡散層がＰ型サブストレート50に形成
されているのと同様、PMOS43のサブストレートであるＮ
ウェル51もＰ型サブストート50に形成されているので、
NPジャンクションとなる。そのため、従来の第５図に示
すオープンドレイン型出力回路と同様の動作を行うが、
従来の出力回路に比べて、Ｎウェル51とＰ型サブストレ
ート50とで構成されるジャンクション容量が従来のもの
より増加する。従って、前記第１の実施例と同様に、外
来サージや静電気等による高電圧が出力端子35に印加さ
れた場合、該高電圧に対してより耐圧が向上する。

また、この第２の実施例の出力回路の製造方法では、
例えば、Ｐ型サブストレート50を準備する工程と、サブ
ストレート50の表面にＮウェル51を形成する工程と、Ｎ
ウェル51を除くサブストレート50の表面にNMOS44を形成
する工程と、Ｎウェル51の表面にPMOS43を形成する工程
と、NOMS44のゲート44Gと内部回路31とを配線によって
結線する工程と、NMOS44のソース44Sと接地電位VSSとを
配線によって結線する工程と、NMOS44のドレイン44Dと
外部回路36が接続される出力端子35とを配線によって結
線する工程と、PMOS43のソース43S、ドレイン43D、ゲー
ト43G及びＮウェル51と出力端子35とを配線によって結
線する工程とを有している。

このような製造方法では、第１の実施例と同様に、例
えば配線マスクを用いてPMOS43及びNMOS44の接続が行わ
れるため、その配線マスクを用いて通常のCMOS出力回路
に変更することは可能である。

（発明の効果）以上詳細に説明したように、第１及び第２の発明によ
れば、オープンドレイントランジスタとして使用しない
ウェル領域内のMOSトランジスタのソース、ドレイン、
ゲート及びサブストレートをそれぞれ出力端子（出力ノ
ード）に接続したので、外来サージや静電気等による高
電圧が出力端子に印加された場合、その高電圧の流出経
路が制限されないばかりか、ウェル領域とサブストレー
トとで構成されるジャンクション容量の分だけ、出力端
子容量が増加するため、該高電圧に対してより耐圧が向
上する。

第３の発明によれば、第１及び第２のMOSトランジス
タは、例えば配線マスクを用いて結線されるため、その
配線マスクを変えることによって、容易に通常のCMOS出
力回路に変更することが可能である。

【図面の簡単な説明】

第１図（ａ），（ｂ）は本発明の第１の実施例を示す出
力回路の構成図であり、同図（ａ）は回路図、及び同図
（ｂ）は断面図、第２図、第３図、第４図、第５図、及
び第６図は従来の出力回路の回路図、第７図（ａ），
（ｂ）は本発明の第２の実施例を示す出力回路の構成図
であり、同図（ａ）は回路図、及び同図（ｂ）は断面図
である。 31……内部回路、32……入力端子、33,43……PMOS、34,
44……NMOS、35……出力端子、36……外部回路、40……
Ｎ型サブストレート、41……Ｐウェル、50……Ｐ型サブ
ストレート、51……Ｎウェル。

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、前記半導体基板表面に形成され、外部回路が接続される
出力ノードに接続された第２導電型ウェル領域と、前記ウェル領域を除く前記半導体基板表面に形成され、
電源電位／接地電位に接続されたソース／ドレインと、
前記出力ノードに接続されたドレイン／ソースと、入力
ノードに接続されたゲートとを有する第２導電型のMOS
トランジスタと、前記ウェル領域の表面に形成され、前記出力ノードに共
通に接続されたソース、ドレイン及びゲートを有する第
１導電型のMOSトランジスタとを有することを特徴とす
る出力回路。
【請求項２】第１導電型の第１のMOSトランジスタと、
第２導電型の第２のMOSトランジスタとを含み、入力端
子に与えられた信号に応じた信号を出力端子から出力す
る出力回路において、前記第１及び第２のMOSトランジスタのうちオープンド
レインとして使用しない一方のMOSトランジスタのソー
ス、ドレイン、ゲート及びサブストレートを前記出力端
子に共通接続したことを特徴とする出力回路。
【請求項３】第１導電型の半導体基板を準備する工程
と、前記半導体基板表面に第２導電型のウェル領域を形成す
る工程と、前記ウェル領域を除く前記半導体基板表面に第２導電型
の第１のMOSトランジスタを形成する工程と、前記ウェル領域の表面に第１導電型の第２のMOSトラン
ジスタを形成する工程と、前記第１のMOSトランジスタのゲートと内部回路とを配
線によって結線する工程と、前記第１のMOSトランジスタのソース／ドレインと電源
電位／接地電位とを配線によって結線する工程と、前記第１のMOSトランジスタのドレイン／ソースと外部
回路が接続される出力端子とを配線によって結線する工
程と、前記第２のMOSトランジスタのソース、ドレイン、ゲー
ト及び前記ウェル領域と前記出力端子とを配線によって
結線する工程とを有することを特徴とする出力回路の製
造方法。