JP2000031381A

JP2000031381A - ディジタル／アナログ混載半導体集積回路

Info

Publication number: JP2000031381A
Application number: JP10197741A
Authority: JP
Inventors: Yutaka Uneme; 豊采女
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-07-13
Filing date: 1998-07-13
Publication date: 2000-01-28

Abstract

(57)【要約】【課題】ディジタル回路とアナログ回路を１チップ上
に混載した半導体集積回路において、アナログ／ディジ
タル間で雑音の干渉を抑制し、高集積度の半導体集積回
路を安価に製造する。【解決手段】低抵抗半導体基板３上に、それよりも比
抵抗値が高い同一伝導型である第２の半導体層４を有
し、電源に接続されたＮウエル５−１，５−２とグラン
ドに接続されたＰウエル６−１，６−２とからなるウェ
ル領域をその第２の半導体層４に形成したディジタル／
アナログ混載半導体集積回路において、前記ウエル領域
の側面および底面の少なくとも一部に第２の半導体層４
よりも比抵抗値が高く同一伝導型である第３の半導体領
域１１−１，１１−２を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル回路
とアナログ回路を１チップ上に混載した半導体集積回路
において、特にディジタル回路とアナログ回路間の雑音
干渉を低減した半導体集積回路に関するものである。

【０００２】

【従来の技術】半導体微細加工技術の発展に伴い、従来
は別々のチップで構成されていた、ディジタル回路（論
理回路，記憶素子など）とアナログ回路（Ａ／Ｄ，Ｄ／
Ａ変換器，音声増幅器など）を１つのチップ上に混載し
た半導体集積回路が製造されている。これにより、部品
点数、実装面積の削減が可能となり、機器の小型化，省
電力化を推し進めることが可能となる。

【０００３】図１３にディジタル回路とアナログ回路を
１チップ上に混載した半導体集積回路の平面図の一例を
示す。この図において、１がディジタル回路部、２がア
ナログ回路部である。ディジタル回路部１とアナログ回
路部２は、相互に制御／信号配線で結線されているが、
通常、ディジタル回路部１，アナログ回路部２の電源は
それぞれ独立して外部から供給される。

【０００４】図１４に、図１３のＡ−Ａ′での断面の模
式図を示す。この図において、３はシリコン基板（通常
Ｐ型）、４はシリコン基板と同じ伝導型であるシリコン
のエピタキシャル成長層である（厚さは１〜１０μｍ、
比抵抗は５〜１５Ω・ｃｍ程度で厚み方向に対しては一
定値）。トランジスタ密度が高いディジタル回路部にお
けるラッチチップ現象の発生を抑制するため、通常、シ
リコン基板の比抵抗は０．１Ω・ｃｍ以下であり、エピ
タキシャル成長層の比抵抗と比較して非常に低い値であ
る。５−１はディジタル回路のＮウエル、５−２はアナ
ログ回路部のＮウエル、６−１はディジタル回路のＰウ
エル、６−２はアナログ回路部のＰウエルである。Ｎウ
エルはｎ型の伝導型であり、ここにｐチャンネルのＭＯ
Ｓ（Ｍｅｔａｌ−Ｏｘｓｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）型トランジスタを形成している。７−１はＮウ
エルコンタクト領域、７−２はｎチャンネルＭＯＳトラ
ンジスタソース領域であり、ともに高濃度のｎ型にドー
ピングされている。８−１はＰウエルコンタクト領域、
８−２はＰチャンネルＭＯＳトランジスタソース領域で
あり、ともに高濃度のｐ型にドーピングされている。９
−１はディジタル回路電源、９−２はアナログ回路電
源、１０−１はディジタル回路のＧＮＤ、１０−２はア
ナログ回路ＧＮＤである。ディジタル回路のＧＮＤとア
ナログ回路のＧＮＤはシリコン基板を介して接続され
る。

【０００５】なお、図１４は、Ｎウエル領域とＰウエル
領域を独立にレイアウト設計してマスクデータを生成す
る方法で作製された半導体集積回路の断面模式図であ
り、アナログ回路Ｐウエルとディジタル回路Ｐウエル間
には、シリコンエピタキシャル領域が存在する。

【０００６】一方、Ｎウエル領域のみレイアウト設計
し、Ｐウエル領域はＮウエル領域を反転してマスクデー
タを生成する方法で作製された半導体集積回路の断面模
式図を図１５に示す。この場合、図１４でのディジタル
回路部１のＰウエル６−１，アナログ回路部２のＰウエ
ル６−２は共通のＰウエル６となるが、その他について
は、図１４と同様である。

【０００７】従来のディジタル回路とアナログ回路を１
チップ上に混載した半導体集積回路は以上のように構成
されている。図１４および図１５に示す構造では、シリ
コンエピタキシャル成長層４の厚さが１〜１０μｍ程度
と薄いため、その下部の低抵抗シリコン基板３を介し
て、アナログ回路ＧＮＤとディジタル回路ＧＮＤは、デ
ィジタル回路部Ｐウエル→シリコンエピタキシャル層→
シリコン基板→シリコンエピタキシャル層→アナログ回
路部Ｐウエルという経路で接続されるため、ディジタル
／アナログＧＮＤ間抵抗は非常に低くなっている。

【０００８】ディジタル回路部１では、クロックに同期
して多数のトランジスタがオン／オフし、瞬間的に電源
／ＧＮＤ間に大電流が流れ、ディジタル回路部ＧＮＤ電
位が変動しやすい。従来技術では、アナログ回路ＧＮＤ
とディジタル回路ＧＮＤ間の抵抗が非常に低いため、ア
ナログ回路部ＧＮＤ電位もディジタル回路部ＧＮＤ電位
の変動の影響を受けて電位変動が生じてしまう。このア
ナログ回路部ＧＮＤ電位の変動が雑音となってアナログ
信号に付加され、アナログ回路部の電気的特性を劣化さ
せてしまうという問題点があった。

【０００９】この問題を回避するために、酸化膜層が埋
込まれたＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔ
ｏｒ）基板を用いること、底部Ｎウエルを形成しＰウエ
ルの側面および底面をＮウエルで囲むトリプルウエル構
造を用いること、によってアナログ回路部とディジタル
回路部のＧＮＤを電気的に分離することが考えられてい
る。トリプルウエル構造を持ちいたディジタル／アナロ
グ半導体集積回路としては、特開平５−１９０７８３号
公報，特開平６−１６３８２３号公報が日本において公
開されている。

【００１０】図１６，図１７にトリプルウエル構造の断
面膜式図を示す。図１６はＮウエル領域とＰウエル領域
を独立にレイアウト設計してマスクデータを生成する方
法で作製されたものであり、図１７はＮウエル領域のみ
レイアウト設計しＰウエル領域はＮウエル領域を反転し
てマスクデータを生成する方法で作製されたものであ
る。図１６，図１７において、５−３は底部Ｎウエル、
５−４はＰウエル分離用Ｎウエルである。その他につい
ては図１４と同様である。

【００１１】

【発明が解決しようとする課題】これらの方法を用いた
場合、ディジタル／アナログ回路間の雑音干渉を防止す
ることはできるが、新たな欠点が生じてしまう。ＳＯＩ
基板を持ちいる場合は、従来のシリコン基板に対してＳ
ＯＩ基板の価格が高いためチップの製造コストが上昇す
る。また、トリプルウエル構造にした場合は、プロセス
の工程数が増加する、Ｐウエル分離用Ｎウエルを追加す
る必要がありレイアウト面積が増加する、ことによりチ
ップの製造コストが上昇する。さらに、トリプルウエル
構造の場合、ＰＮ接合による寄生容量が大幅に増加し、
回路の高速動作に対して不利になる、という問題があ
る。

【００１２】一方、低抵抗シリコン基板のかわりに比較
的高抵抗（シリコンエピタキシャル成長層と同程度；比
抵抗５〜２０Ω・ｃｍ程度）のシリコン基板を使用した
場合、低抵抗シリコン基板を介した抵抗が低い接続経路
がなくなり、ディジタル回路部とアナログ回路部のＧＮ
Ｄ間抵抗が大きくなるため、ディジタル／アナログ間で
の雑音の干渉は減少する。しかし、この場合にはシリコ
ン基板の比抵抗が高いため、ラッチアップ耐量が低下す
る。従って、ラッチアップ耐量を確保するために、ディ
ジタル回路部のトランジスタの集積度を高くすることが
困難となる欠点が生じる。

【００１３】この発明は上記のような問題点を解決する
ためになされたものであり、ディジタル回路とアナログ
回路を１チップ上に混載した半導体集積回路において、
アナログ／ディジタル間で雑音の干渉を抑制し、高集積
度の半導体集積回路を安価に製造することを目的とす
る。

【００１４】

【課題を解決するための手段】第１の発明に係るディジ
タル／アナログ混載半導体集積回路では、比較的低い比
抵抗値を持つ低抵抗半導体基板上に、それよりも比抵抗
値が高い同一伝導型である第２の半導体層を有し、電源
に接続されたＮウエルとグランドに接続されたＰウエル
とからなるウェル領域をその第２の半導体層に形成した
ディジタル／アナログ混載半導体集積回路において、前
記ウエル領域の側面および底面の少なくとも一部に第２
の半導体層よりも比抵抗が高く同一伝導型である第３の
半導体領域を設けたものである。

【００１５】第２の発明に係るディジタル／アナログ混
載半導体集積回路では、比較的低い比抵抗値を持つ低抵
抗半導体基板上に、それよりも比抵抗値が高い同一伝導
型である第２の半導体層を有し、電源に接続されたＮウ
エルとグランドに接続されたＰウエルとをその第２の半
導体層に形成したディジタル／アナログ混載半導体集積
回路において、前記Ｐウエルの側面および底面に第２の
半導体層よりも比抵抗が高く同一伝導型である第３の半
導体領域を設けたものである。

【００１６】第３の発明に係るディジタル／アナログ混
載半導体集積回路では、比較的低い比抵抗値を持つ低抵
抗半導体基板上に、それよりも比抵抗値が高い同一伝導
型である第２の半導体層を有し、電源に接続されたＮウ
エルとグランドに接続されたＰウエルとをその第２の半
導体層に形成したディジタル／アナログ混載半導体集積
回路において、前記ＮウエルとＰウエルの側面および底
面に第２の半導体層よりも比抵抗が高く同一伝導型であ
る第３の半導体領域を設けたものである。

【００１７】第４の発明に係るディジタル／アナログ混
載半導体集積回路では、前記第１の発明において、第３
の半導体領域をアナログ回路部のウエル領域に設けたも
のである。

【００１８】第５の発明に係るディジタル／アナログ混
載半導体集積回路では、前記第１の発明において、第３
の半導体領域をＰウエルのみに設けたものである。

【００１９】第６の発明に係るディジタル／アナログ混
載半導体集積回路では、前記第１の発明において、第３
の半導体領域をアナログ回路部のＰウエルのみに設けた
ものである。

【００２０】第７の発明に係るディジタル／アナログ混
載半導体集積回路では、比較的低い比抵抗値を持つ低抵
抗半導体基板上に、それよりも比抵抗値が高い同一伝導
型である第２の半導体層を有し、電源に接続されたＮウ
エルとグランドに接続されたＰウエルとからなるウエル
領域をその第２の半導体層に形成したディジタル／アナ
ログ混載半導体集積回路において、前記ウエル領域の底
面の少なくとも一部に第２の半導体層よりも比抵抗が高
く同一伝導型である第３の半導体領域を設けたものであ
る。

【００２１】第８の発明に係るディジタル／アナログ混
載半導体集積回路では、比較的低い比抵抗値を持つ低抵
抗半導体基板上に、それよりも比抵抗値が高い同一伝導
型である第２の半導体層を有し、電源に接続されたＮウ
エルとグランドに接続されたＰウエルとをその第２の半
導体層に形成したディジタル／アナログ混載集積回路に
おいて、前記Ｐウエルの底面に第２の半導体層よりも比
抵抗が高く同一伝導型である第３の半導体領域を設けた
ものである。

【００２２】第９の発明に係るディジタル／アナログ混
載半導体集積回路では、比較的低い比抵抗値を持つ低抵
抗半導体基板上に、それよりも比抵抗値が高い同一伝導
型である第２の半導体層を有し、電源に接続されたＮウ
エルとグランドに接続されたＰウエルとをその第２の半
導体層に形成したディジタル／アナログ混載集積回路に
おいて、前記ＮウエルとＰウエルとの底面に第２の半導
体層よりも比抵抗が高く同一伝導型である第３の半導体
領域を設けたものである。

【００２３】第１０の発明に係るディジタル／アナログ
混載半導体集積回路では、前記第７の発明において、第
３の半導体領域をアナログ回路部のウエル領域のみに設
けたものである。

【００２４】第１１の発明に係るディジタル／アナログ
混載半導体集積回路では、前記第７の発明において、第
３の半導体領域をＰウエルのみに設けたものである。

【００２５】第１２の発明に係るディジタル／アナログ
混載半導体集積回路では、前記第７の発明において、第
３の半導体領域をアナログ回路部のＰウエルのみに設け
たものである。

【００２６】第１３の発明に係るディジタル／アナログ
混載半導体集積回路では、比較的低い比抵抗値を持つ低
抵抗半導体基板上に、それよりも比抵抗値が高い同一伝
導型である第２の半導体層を有し、第２の半導体層の上
部に、低抵抗半導体基板より比抵抗値が高いが第２の半
導体層よりは比抵抗値が低く同一伝導型である第３の半
導体層を有し、電源に接続されたＮウエルとグランドに
接続されたＰウエルとをその第３の半導体層に形成した
ものである。

【００２７】第１４の発明に係るディジタル／アナログ
混載半導体集積回路では、ディジタル／アナログ混載集
積回路において、アナログ回路については、比較的低い
比抵抗値を持つ低抵抗半導体基板上に、それよりも比抵
抗値が高い同一伝導型である第２の半導体層を有し、第
２の半導体層の上部に、低抵抗半導体基板より比抵抗値
が高いが第２の半導体層よりは比抵抗値が低く同一伝導
型である第３の半導体層を有し、電源に接続されたＮウ
エルとグランドに接続されたＰウエルとをその第３の半
導体層に形成し、ディジタル回路部については、比較的
低い比抵抗値を持つ低抵抗半導体基板上に、それよりも
比抵抗値が高い同一伝導型である第４の半導体層を有
し、第４の半導体層の比抵抗値は第３の半導体層と同程
度であり、電源に接続されたＮウエルとグランドに接続
されたＰウエルとをその第４の半導体層に形成したもの
である。

【００２８】

【発明の実施の形態】実施の形態１．図１はこの発明に
よる、Ｎウエル領域とＰウエル領域を独立にレイアウト
設計してマスクデータを生成する方法で作製した、ディ
ジタル回路とアナログ回路を１チップ上に混載した半導
体集積回路の断面構造の模式図の一例である（アナログ
回路Ｐウエルとディジタル回路Ｐウエル間には、シリコ
ンエピタキシャル領域が存在する）。また、平面図の一
例を図２に示す。図２のＡ―Ａ’断面図が図１に対応す
る。

【００２９】図１および図２において、１はディジタル
回路部、２はアナログ回路部、３はシリコン基板、４は
シリコン基板と同じ伝導型であるシリコンのエピタキシ
ャル成長層である。通常、トランジスタ密度が高いディ
ジタル回路部のラッチチップ現象の発生を抑制するた
め、シリコン基板の比抵抗値はエピタキシャル成長層の
比抵抗値と比較して非常に低い値である。５−１はディ
ジタル回路１のＮウエル、５−２はアナログ回路部２の
Ｎウエル、６−１はディジタル回路部１のＰウエル、６
−２はアナログ回路部２のＰウエルである。Ｎウエルは
ｎ型の伝導型であり、ここにｐチャンネルのＭＯＳ型ト
ランジスタを形成している。また、Ｐウエルはｐ型の伝
導型であり、ここにｎチャンネルのＭＯＳ型トランジス
タを形成している。７−１はＮウエルコンタクト領域、
７−２はｎチャンネルＭＯＳトランジスタソース領域で
あり、ともに高濃度のｎ型にドーピングされている。８
−１はＰウエルコンタクト領域、８−２はＰチャンネル
ＭＯＳトランジスタソース領域であり、ともに高濃度の
ｐ型にドーピングされている。９−１はディジタル回路
電源、９−２はアナログ回路電源、１０−１はディジタ
ル回路１のＧＮＤ、１０−２はアナログ回路２のＧＮＤ
である。ディジタル回路１のＧＮＤとアナログ回路２の
ＧＮＤはシリコン基板を介して接続される。１１−１は
ディジタル回路部１のＰウエル６−１の側面および底面
を囲うように配置された、シリコンエピタキシャル成長
層４よりも比抵抗が高い、高抵抗ｐ領域である。また、
１１−２はアナログ回路部２のＰウエル６−２の側面お
よび底面を囲うように設置された、シリコンエピタキシ
ャル成長層４よりも比抵抗値が高い、高抵抗ｐ領域であ
る。

【００３０】高抵抗ｐ領域１１−１，１１−２を作成す
る方法の一例としては、Ｐウエルを作製する前に、シリ
コンエピタキシャル成長層にドーピングされている不純
物濃度の値よりもやや低い不純物濃度でｎ型不純物をＰ
ウエルと同じマスクを使用してイオン注入する。その
後、Ｐウエルを形成する。こうすることで、マスク枚数
を増加させることなく、高抵抗ｐ領域をＰウエルに対し
て自己整合的に形成することが可能となる。

【００３１】上記の構成では、Ｐウエルの底面および側
面に高抵抗ｐ領域があるため、従来例に示した構造と比
較してディジタル回路部とアナログ回路のＧＮＤ間抵抗
が大きくなる。そのため、ディジタル回路部でのトラン
ジスタのオン／オフに伴い流れる電流によってディジタ
ル部のＧＮＤ電位が変動した場合でも、アナログ回路の
ＧＮＤ電位の変動は抑制される。したがって、ディジタ
ル部からの雑音の干渉を抑制できることになる。なお、
ディジタル／アナログＧＮＤ間抵抗が大きい、すなわ
ち、高抵抗ｐ領域の比抵抗値がシリコンエピタキシャル
成長層よりも大きくなるほど雑音干渉の抑制効果は向上
する。

【００３２】この実施の形態に示した半導体集積回路で
は、ＳＯＩ基板のような特殊な基板を用いる必要がない
ため、製造コストを低く押さえることができる。また、
トリプルウエル構造を用いた場合と比較して、Ｐウエル
分離用のＮウエルを追加する必要がなく、レイアウト面
積を小さくすることができる。これにより、ウエハ１枚
あたりのチップ数が増加し、製造コストを低く押さえる
ことができる。また、上記構造を形成する方法として前
述した方法を用いると、半導体集積回路の製造に用いる
フォトリソグラフィのマスク枚数を増加させる必要がな
く、製造コストを低く押さえることが可能となる。さら
に、従来のトリプルウエル構造と比較して、ＰＮ接合に
よる寄生容量の増加が少なく、回路の高速動作を妨げる
ことも無い。

【００３３】実施の形態２．図３はこの発明による、Ｎ
ウエル領域のみレイアウト設計し、Ｐウエル領域はＮウ
エル領域を反転してマスクデータを生成する方法で作製
した、ディジタル回路とアナログ回路を１チップ上に混
載した半導体集積回路の断面構造の模式図の一例であ
る。また、平面図の一例を図４に示す。図４のＡ―Ａ’
断面図が図３に対応する。

【００３４】図３および図４において、６はｐ型の伝導
型であり、ここにｎチャンネルのＭＯＳ型トランジスタ
が形成されているＰウエルである。また、１１はＰウエ
ルの底面を囲うように配置された、４シリコンエピタキ
シャル成長層よりも比抵抗が高い、高抵抗ｐ領域であ
る。その他については、図１と同様である。

【００３５】高抵抗ｐ領域１１を作成する方法の一例と
しては、Ｐウエルを作製する前に、シリコンエピタキシ
ャル成長層にドーピングされている不純物濃度の値より
もやや低い不純物濃度でｎ型不純物をＰウエルと同じマ
スクを使用してイオン注入する。その後、Ｐウエルを形
成する。こうすることで、マスク枚数を増加させること
なく、高抵抗ｐ領域をＰウエルに対して自己整合的に形
成することが可能となる。

【００３６】上記の構成では、Ｐウエルの底面に高抵抗
ｐ領域があるため、従来例に示した構造と比較してディ
ジタル回路部とアナログ回路のＧＮＤ間抵抗が大きくな
る。そのため、ディジタル回路部でのトランジスタのオ
ン／オフに伴い流れる電流によってディジタル部のＧＮ
Ｄ電位が変動した場合でも、アナログ回路のＧＮＤ電位
の変動は抑制される。したがって、ディジタル部からの
雑音の干渉を抑制できることになる。なお、ディジタル
／アナログＧＮＤ間抵抗が大きい。すなわち、高抵抗ｐ
領域の比抵抗値がシリコンエピタキシャル成長層よりも
大きくなるほど雑音干渉の抑制効果は向上する。

【００３７】この実施の形態に示した半導体集積回路で
は、ＳＯＩ基板のような特殊な基板を用いる必要がない
ため、製造コストを低く押さえることができる。また、
トリプルウエル構造を後いた場合と比較して、Ｐウエル
分離用のＮウエルを追加する必要がなく、レイアウト面
積を小さくすることができる。これにより、ウエハ１枚
あたりのチップ数が増加し、製造コストを低く押さえる
ことができる。また、上記構造を形成する方法として前
述した方法を用いると、半導体集積回路の製造に用いる
フォトリソグラフィのマスク枚数を増加させる必要がな
く、製造コストを低く押さえることが可能となる。さら
に、従来のトリプルウエル構造と比較して、ＰＮ接合に
よる寄生容量の増加が少なく、回路の高速動作を妨げる
ことも無い。

【００３８】実施の形態３．図５はこの発明による、Ｎ
ウエル領域とＰウエル領域を独立にレイアウト設計して
マスクデータを生成する方法で作製した、ディジタル回
路とアナログ回路を１チップ上に混載した半導体集積回
路の模式図である。この半導体集積回路は、図１に示し
た半導体集積回路において、ディジタル回路部１の高抵
抗ｐ領域１１−１を省略したものである。

【００３９】高抵抗ｐ領域１１−１を作成する方法の一
例としては、Ｐウエルを作製する前に、シリコンエピタ
キシャル成長層にドーピングされている不純物濃度の値
よりもやや低い不純物濃度でｎ型不純物をＰウエルと同
じマスクを使用してイオン注入する。その後、Ｐウエル
を形成する。

【００４０】上記の構成では、アナログ回路部Ｐウエル
の周囲に高抵抗ｐ領域があるため、従来例に示した構造
と比較してディジタル回路部とアナログ回路のＧＮＤ間
抵抗が大きくなる。そのため、ディジタル回路部でのト
ランジスタのオン／オフに伴い流れる電流によってディ
ジタル部のＧＮＤ電位が変動した場合でも、アナログ回
路のＧＮＤ電位の変動は抑制される。したがって、ディ
ジタル部からの雑音の干渉を抑制できることになる。な
お、ディジタル／アナログＧＮＤ間抵抗が大きい。すな
わち、高抵抗ｐ領域の比抵抗値がシリコンエピタキシャ
ル成長層よりも大きくなるほど雑音干渉の抑制効果は向
上する。

【００４１】この実施の形態に示した半導体集積回路で
は、ＳＯＩ基板のような特殊な基板を用いる必要がない
ため、製造コストを低く押さえることができる。また、
従来のトリプルウエル構造と比較してＰウエル分離用の
Ｎウエルを追加する必要がなく、レイアウト面積を小さ
くすることができる。これにより、ウエハ１枚あたりの
チップ数が増加し、製造コストを低く押さえることがで
きる。また、従来のトリプルウエル構造と比較して、Ｐ
Ｎ接合による寄生容量の増加が少なく、回路の高速動作
を妨げることが無い。さらに、トランジスタ密度が高く
ラッチアップが問題となりやすいディジタル回路部に着
目すると、従来の低抵抗シリコン基板を用いた場合の断
面構造と同一であり、ラッチアップ耐量が低下すること
は無い。したがって、従来構造と同じ高集積度であり、
かつ雑音の干渉を抑制した、低雑音ディジタル・アナロ
グ混載集積回路を実現することが可能となる。

【００４２】実施の形態４．図６はこの発明による、Ｎ
ウエル領域のみレイアウト設計し、Ｐウエル領域はＮウ
エル領域を反転してマスクデータを生成する方法で作製
した、ディジタル回路とアナログ回路を１チップ上に混
載した半導体集積回路の模式図である。この半導体集積
回路は、図３に示した半導体集積回路において、高抵抗
ｐ領域１１をアナログ回路部領域のＰウエルの底部にの
み形成したものである。

【００４３】高抵抗ｐ領域１１を作成する方法の一例と
しては、Ｐウエルを作製する前に、シリコンエピタキシ
ャル成長層にドーピングされている不純物濃度の値より
もやや低い不純物濃度でｎ型不純物をＰウエルと同じマ
スクを使用してイオン注入する。その後、Ｐウエルを形
成する。

【００４４】上記の構成では、アナログ回路部２のＰウ
エルの周囲に高抵抗ｐ領域があるため、従来例に示した
構造と比較してディジタル回路部とアナログ回路のＧＮ
Ｄ間抵抗が大きくなる。そのため、ディジタル回路部で
のトランジスタのオン／オフに伴い流れる電流によって
ディジタル部のＧＮＤ電位が変動した場合でも、アナロ
グ回路のＧＮＤ電位の変動は抑制される。したがって、
ディジタル部からの雑音の干渉を抑制できることにな
る。なお、ディジタル／アナログＧＮＤ間抵抗が大き
い、すなわち、高抵抗ｐ領域の比抵抗値がシリコンエピ
タキシャル成長層よりも大きくなるほど雑音干渉の抑制
効果は向上する。

【００４５】この実施の形態に示した半導体集積回路で
は、ＳＯＩ基板のような特殊な基板を用いる必要がない
ため、製造コストを低く押さえることができる。また、
トリプルウエル構造を用いた場合と比較して、Ｐウエル
分離用のＮウエルを追加する必要がなく、レイアウト面
積を小さくすることができる。これにより、ウエハ１枚
あたりのチップ数が増加し、製造コストを低く押さえる
ことができる。また、従来のトリプルウエル構造と比較
して、ＰＮ接合による寄生容量の増加が少なく、回路の
高速動作を妨げることが無い。さらに、トランジスタ密
度が高くラッチアップが問題となりやすいディジタル回
路部に着目すると、従来の低抵抗シリコン基板を用いた
場合の断面構造と同一であり、ラッチアップ耐量が低下
することは無い。したがって、従来構造と同じ高集積度
であり、かつ雑音の干渉を抑制した、低雑音ディジタル
・アナログ混載集積回路を実現することが可能となる。

【００４６】実施の形態５．図７はこの発明による、Ｎ
ウエル領域とＰウエル領域を独立にレイアウト設計して
マスクデータを生成する方法で作製した、ディジタル回
路とアナログ回路を１チップ上に混載した半導体集積回
路の模式図である。この半導体集積回路は、図１に示し
た半導体集積回路において、ディジタル回路部高抵抗ｐ
領域１１−１を省略し、アナログ回路部高抵抗ｐ領域１
１−２を、アナログ回路部Ｐウエル６−２の側面および
底面に加え、アナログ回路部Ｎウエル５−２の側面およ
び底面を囲うように設置したものである。

【００４７】高抵抗ｐ領域１１−１を作成する方法の一
例としては、Ｐウエルを作製する前に、シリコンエピタ
キシャル成長層にドーピングされている不純物濃度の値
よりもやや低い不純物濃度でｎ型不純物をＰウエルと同
じマスクを使用してイオン注入する。その後、Ｐウエル
を形成する。

【００４８】上記の構成では、アナログ回路部Ｐウエル
の周囲に高抵抗ｐ領域があるため、ディジタル回路部と
アナログ回路のＧＮＤ間抵抗が大きくなる。そのため、
ディジタル回路部でのトランジスタのオン／オフに伴い
流れる電流によってディジタル部のＧＮＤ電位が変動し
た場合でも、アナログ回路のＧＮＤ電位の変動は抑制さ
れる。したがって、ディジタル部からの雑音の干渉を抑
制できることになる。なお、ディジタル／アナログＧＮ
Ｄ間抵抗が大きい、すなわち、高抵抗ｐ領域の比抵抗値
がシリコンエピタキシャル成長層よりも大きくなるほど
雑音干渉の抑制効果は向上する。

【００４９】この実施の形態に示した半導体集積回路で
は、ＳＯＩ基板のような特殊な基板を用いる必要がない
ため、製造コストを低く押さえることができる。また、
従来のトリプルウエル構造と比較して、Ｐウエル分離用
のＮウエルを追加する必要がなく、レイアウト面積を小
さくすることができる。これによって、ウエハ１枚あた
りのチップ数が増加し、製造コストを低く押さえること
ができる。また、従来のトリプルウエル構造と比較し
て、ＰＮ接合による寄生容量の増加が少なく、回路の高
速動作を妨げることが無い。さらに、トランジスタ密度
が高くラッチアップが問題となりやすいディジタル回路
部に着目すると、従来の低抵抗シリコン基板を用いた場
合の断面構造と同一であり、ラッチアップ耐量が低下す
ることは無い。したがって、従来構造と同じ高集積度で
あり、かつ雑音の干渉を抑制した、低雑音ディジタル・
アナログ混載集積回路を実現することが可能となる。

【００５０】実施の形態６．図８はこの発明による、Ｎ
ウエル領域とＰウエル領域のみレイアウト設計し、Ｐウ
エル領域はＮウエル領域を反転してマスクデータを生成
する方法で作製した、ディジタル回路とアナログ回路を
１チップ上に混載した半導体集積回路の模式図である。
この半導体集積回路は、図３に示した半導体集積回路に
おいて、高抵抗ｐ領域１１をアナログ回路部領域のＮウ
エルおよびＰウエルの底部にのみ形成したものである。

【００５１】高抵抗ｐ領域１１を作成する方法の一例と
しては、ＮウエルおよびＰウエルを作製する前に、シリ
コンエピタキシャル成長層にドーピングされている不純
物濃度の値よりもやや低い不純物濃度でｎ型不純物をＰ
ウエルと同じマスクを使用してイオン注入する。その
後、ＮウエルおよびＰウエルを形成する。

【００５２】上記の構成では、アナログ回路部領域のＮ
ウエルおよびＰウエルの周囲に高抵抗ｐ領域があるた
め、ディジタル回路部とアナログ回路のＧＮＤ間抵抗が
大きくなる。そのため、ディジタル回路部でのトランジ
スタのオン／オフに伴い流れる電流によってディジタル
部のＧＮＤ電位が変動した場合でも、アナログ回路のＧ
ＮＤ電位の変動は抑制される。したがって、ディジタル
部からの雑音の干渉を抑制できる。なお、ディジタル／
アナログＧＮＤ間抵抗が大きい、すなわち、高抵抗ｐ領
域の比抵抗値がシリコンエピタキシャル成長層よりも大
きくなるほど雑音干渉の抑制効果は向上する。

【００５３】この実施の形態に示した半導体集積回路で
は、ＳＯＩ基板のような特殊な基板を用いる必要がない
ため、製造コストを低く押さえることができる。また、
トリプルウエル構造を用いた場合と比較して、Ｐウエル
分離用のＮウエルを追加する必要がなく、レイアウト面
積を小さくすることができる。これにより、ウエハ１枚
あたりのチップ数が増加し、製造コストを低く押さえる
ことができる。また、ディジタル回路部ＭＯＳトランジ
スタよりもアナログ回路部ＭＯＳトランジスタの動作電
圧が高く、同一半導体集積回路の中で厚さが異なる２種
類以上のゲート酸化膜を形成する必要がある場合には、
ゲート酸化膜形成時のフォトリソグラフィマスクを高抵
抗Ｐウエル形成時にも使用することができ、製造コスト
を低く抑えることができる。また、従来のトリプルウエ
ル構造と比較して、ＰＮ接合による寄生容量の増加が少
なく、回路の高速動作を妨げることが無い。さらに、ト
ランジスタ密度が高くラッチアップが問題となりやすい
ディジタル回路部に着目すると、従来の低抵抗シリコン
基板を用いた場合の断面構造と同一であり、ラッチアッ
プ耐量が低下することは無い。したがって、従来構造と
同じ高集積度であり、かつ雑音の干渉を抑制した、低雑
音ディジタル・アナログ混載集積回路を実現することが
可能となる。

【００５４】実施の形態７．図９はこの発明による、Ｎ
ウエル領域とＰウエル領域を独立にレイアウト設計して
マスクデータを生成する方法で作製した、ディジタル回
路とアナログ回路を１チップ上に混載した半導体集積回
路の断面構造の模式図の一例である。

【００５５】図９において、３はシリコン基板（比抵
抗：０．１Ω・ｃｍ以下）、４−１はシリコン基板と同
じ伝導型であるシリコンの高抵抗エピタキシャル成長
層、４−１はシリコン基板と同じ伝導型であるシリコン
のエピタキシャル成長層である。ここで、高抵抗エピタ
キシャル成長層４−１の比抵抗値は、エピタキシャル成
長層よりも高い値である（例えば、エピタキシャル成長
層４の比抵抗が５〜１５Ω・ｃｍの場合、高抵抗エピタ
キシャル成長層４−１は２０Ω・ｃｍとする。図９で
は、シリコン基板と高抵抗エピタキシャル成長層４−
１、および高抵抗エピタキシャル成長層４−１とエピタ
キシャル成長層４の境界での比抵抗値は不連続であるよ
うに示しているが、各境界はある厚みの遷移層を有して
もかまわない。また、遷移層での比抵抗値変化は必ずし
も直線的である必要はない。５−１はディジタル回路の
Ｎウエル、５−２はアナログ回路部のＮウエル、６−１
はディジタル回路のＰウエル、６−２はアナログ回路部
のＰウエルである。Ｎウエルはｎ型の伝導型であり、こ
こにｐチャンネルのＭＯＳ型トランジスタを形成してい
る。また、Ｐウエルはｐ型の伝導型であり、ここにｎチ
ャンネルのＭＯＳ型トランジスタを形成している。７−
１はＮウエルコンタクト領域、７−２はｎチャンネルＭ
ＯＳトランジスタソース領域であり、ともに高濃度のｎ
型にドーピングされている。８−１はＰウエルコンタク
ト領域、８−２はｐチャンネルＭＯＳトランジスタソー
ス領域であり、ともに高濃度のｐ型にドーピングされて
いる。９−１はディジタル回路電源、９−２はアナログ
回路電源、１０−１はディジタル回路のＧＮＤ、１０−
２はアナログ回路ＧＮＤである。ディジタル回路のＧＮ
Ｄとアナログ回路のＧＮＤはシリコン基板を介して接続
される。

【００５６】図１０はこの発明による、Ｎウエル領域と
Ｐウエル領域のみレイアウト設計し、Ｐウエル領域はＮ
ウエル領域を反転してマスクデータを生成する方法で作
製した、ディジタル回路とアナログ回路を１チップ上に
混載した半導体集積回路の模式図である。６はｐ型の伝
導型であり、ここにｎチャンネルのＭＯＳ型トランジス
タが形成されるＰウエルである。その他については、図
９と同様である。

【００５７】上記の構成では、エピタキシャル成長層と
シリコン基板の間に高抵抗エピタキシャル成長層がある
ため、従来例に示した構造と比較してディジタル回路部
とアナログ回路のＧＮＤ間抵抗が大きくなる。そのた
め、ディジタル回路部でのトランジスタのオン／オフに
伴い流れる電流によってディジタル部のＧＮＤ電位が変
動した場合でも、アナログ回路のＧＮＤ電位の変動は抑
制される。したがって、ディジタル部からの雑音の干渉
を抑制できることになる。なお、ディジタル／アナログ
ＧＮＤ間抵抗が大きい、すなわち、高抵抗ｐ領域の比抵
抗値がシリコンエピタキシャル成長層よりも大きくなる
ほど雑音干渉の抑制効果は向上する。

【００５８】この実施の形態に示した半導体集積回路で
は、トリプルウエル構造を用いた場合と比較して、Ｐウ
エル分離用のＮウエルを追加する必要がなく、レイアウ
ト面積を小さくすることができる。これにより、ウエハ
１枚あたりのチップ数が増加し、製造コストを低く押さ
えることができる。また、上記構造を形成するために、
半導体集積回路の製造に用いるフォトリソグラフィのマ
スク枚数を増加させる必要がなく、製造コストを低く抑
えることが可能となる。さらに、従来のトリプルウエル
構造と比較して、ＰＮ接合による寄生容量の増加が少な
く、回路の高速動作を妨げることも無い。

【００５９】実施の形態８．図１１はこの発明による、
Ｎウエル領域とＰウエル領域を独立にレイアウト設計し
てマスクデータを生成する方法で作製した、ディジタル
回路とアナログ回路を１チップ上に混載した半導体集積
回路の模式図である。この半導体集積回路は、図９に示
した半導体集積回路において、ディジタル回路部にの
み、シリコン基板に達するようディジタル回路部Ｐ領域
１２を形成したものである。ディジタル回路部Ｐ領域１
２の比抵抗値は、エピタキシャル成長層４と同程度（５
〜１５Ω・ｃｍ）である。

【００６０】Ｐ領域１２を作製する方法の一例として
は、ＮウエルおよびＰウエルを作製する前に、シリコン
エピタキシャル成長層にドーピングされている不純物濃
度と同程度のｐ型不純物をイオン注入する。その後、Ｎ
ウエルおよびＰウエルを形成する方法がある。

【００６１】図１２はこの発明による、Ｎウエル領域の
みレイアウト設計し、Ｐウエル領域はＮウエル領域を反
転してマスクデータを生成する方法で作製した、ディジ
タル回路とアナログ回路を１チップ上に混載した半導体
集積回路の模式図である。６はｐ型の伝導型であり、こ
こにｎチャンネルのＭＯＳ型トランジスタが形成される
Ｐウエルである。その他については、図１１と同様であ
る。

【００６２】上記の構成では、アナログ回路部下部のシ
リコン基板とエピタキシャル成長層の間に高抵抗エピタ
キシャル成長層があるため、ディジタル回路部とアナロ
グ回路のＧＮＤ間抵抗が大きくなる。そのため、ディジ
タル回路部でのトランジスタのオン／オフに伴い流れる
電流によってディジタル部のＧＮＤ電位が変動した場合
でも、アナログ回路のＧＮＤ電位の変動は抑制される。
したがって、ディジタル部からの雑音の干渉を抑制でき
ることになる。なお、ディジタル／アナログＧＮＤ間抵
抗が大きい、すなわち、高抵抗エピタキシャル成長層の
比抵抗値がシリコンエピタキシャル成長層よりも大きく
なるほど雑音干渉の抑制効果は向上する。

【００６３】この実施の形態に示した半導体集積回路で
は、トリプルウエル構造を用いた場合と比較して、Ｐウ
エル分離用のＮウエルを追加する必要がなく、レイアウ
ト面積を小さくすることができる。これにより、ウエハ
１枚あたりのチップ数が増加し、製造コストを低く押さ
えることができる。また、ディジタル回路部ＭＯＳトラ
ンジスタよりもアナログ回路部ＭＯＳトランジスタの動
作電圧が高く、同一半導体集積回路の中で厚さが異なる
２種類以上のゲート酸化膜を形成する必要がある場合に
は、ゲート酸化膜形成時のフォトリソグラフィマスクを
高抵抗Ｐウエル形成時にも使用することができ、製造コ
ストを低く抑えることができる。また、従来のトリプル
ウエル構造と比較して、ＰＮ接合による寄生容量の増加
が少なく、回路の高速動作を妨げることが無い。さら
に、トランジスタ密度が高くラッチアップが問題となり
やすいディジタル回路部に着目すると、従来の低抵抗シ
リコン基板を用いた場合の断面構造と同一であり、ラッ
チアップ耐量の低下量は少ない。したがって、従来構造
と同程度の高集積度であり、かつ雑音の干渉を抑制し
た、低雑音ディジタル／アナログ混載集積回路を実現す
ることが可能となる。

【００６４】

【発明の効果】第１の発明によれば、低雑音ディジタル
／アナログ混載半導体集積回路において、ウエル領域の
側面および底面の少なくとも一部に高抵抗領域を設けた
ので、ディジタル／アナログ間での雑音の干渉を的確に
抑制し得る高集積度の半導体集積回路を安価に製造する
ことができる。

【００６５】第２の発明によれば、低雑音ディジタル／
アナログ混載半導体集積回路において、Ｐウエルの側面
および底面に高抵抗領域を設けたので、ディジタル／ア
ナログ間での雑音の干渉を的確に抑制し得る高集積度の
半導体集積回路を安価に製造することができる。

【００６６】第３の発明によれば、低雑音ディジタル／
アナログ混載半導体集積回路において、Ｎウエルおよび
Ｐウエルの側面および底面に高抵抗領域を設けたので、
ディジタル／アナログ間での雑音の干渉を的確に抑制し
得る高集積度の半導体集積回路を安価に製造することが
できる。

【００６７】第４の発明によれば、第１の発明におい
て、高抵抗領域をアナログ回路部のウエル領域に設けた
ので、ディジタル／アナログ間での雑音の干渉を的確に
抑制し得る高集積度の半導体集積回路を安価に製造する
ことができる。

【００６８】第５の発明によれば、第１の発明におい
て、高抵抗領域をＰウエルのみに設けたので、ディジタ
ル／アナログ間での雑音の干渉を的確に抑制し得る高集
積度の半導体集積回路を安価に製造することができる。

【００６９】第６の発明によれば、第１の発明におい
て、高抵抗領域をアナログ回路部のＰウエルのみに設け
たので、ディジタル／アナログ間での雑音の干渉を的確
に抑制し得る高集積度の半導体集積回路を安価に製造す
ることができる。

【００７０】第７の発明によれば、低雑音ディジタル／
アナログ混載半導体集積回路において、ウエル領域の底
面の少なくとも一部に高抵抗領域を設けたので、ディジ
タル／アナログ間での雑音の干渉を的確に抑制し得る高
集積度の半導体集積回路を安価に製造することができ
る。

【００７１】第８の発明によれば、低雑音ディジタル／
アナログ混載半導体集積回路において、Ｐウエル領域の
底面に高抵抗領域を設けたので、ディジタル／アナログ
間での雑音の干渉を的確に抑制し得る高集積度の半導体
集積回路を安価に製造することができる。

【００７２】第９の発明によれば、低雑音ディジタル／
アナログ混載半導体集積回路において、ＮウエルとＰウ
エルとの底面に高抵抗領域を設けたので、ディジタル／
アナログ間での雑音の干渉を的確に抑制し得る高集積度
の半導体集積回路を安価に製造することができる。

【００７３】第１０の発明によれば、第７の発明におい
て、高抵抗領域をアナログ回路部のウエル領域のみに設
けたので、ディジタル／アナログ間での雑音の干渉を的
確に抑制し得る高集積度の半導体集積回路を安価に製造
することができる。

【００７４】第１１の発明によれば、第７の発明におい
て、高抵抗領域をＰウエルのみに設けたので、ディジタ
ル／アナログ間での雑音の干渉を的確に抑制し得る高集
積度の半導体集積回路を安価に製造することができる。

【００７５】第１２の発明によれば、第７の発明におい
て、高抵抗領域をアナログ回路部のＰウエルのみに設け
たので、ディジタル／アナログ間での雑音の干渉を的確
に抑制し得る高集積度の半導体集積回路を安価に製造す
ることができる。

【００７６】第１３の発明によれば、ＮウエルとＰウエ
ルとを設けた第３の半導体層と半導体基板との間に高抵
抗の第２の半導体層が存在するため、ディジタル／アナ
ログ間での雑音の干渉を的確に抑制し得る高集積度の半
導体集積回路を安価に製造することができる。

【００７７】第１４の発明によれば、ＮウエルとＰウエ
ルとを設けた第３の半導体層と半導体基板との間に半導
体基板よりも高抵抗の第４の半導体層が存在するため、
ディジタル／アナログ間での雑音の干渉を的確に抑制し
得る高集積度の半導体集積回路を安価に製造することが
できる。

【図面の簡単な説明】

【図１】この発明における実施の形態１によるディジ
タル回路とアナログ回路を１チップ上に混載した半導体
集積回路の模式図である。

【図２】この発明における実施の形態１によるディジ
タル回路とアナログ回路を１チップ上に混載した半導体
集積回路の平面図である。

【図３】この発明における実施の形態２によるディジ
タル回路とアナログ回路を１チップ上に混載した半導体
集積回路の模式図である。

【図４】この発明における実施の形態２によるディジ
タル回路とアナログ回路を１チップ上に混載した半導体
集積回路の平面図である。

【図５】この発明における実施の形態３によるディジ
タル回路とアナログ回路を１チップ上に混載した半導体
集積回路の模式図である。

【図６】この発明における実施の形態４によるディジ
タル回路とアナログ回路を１チップ上に混載した半導体
集積回路の模式図である。

【図７】この発明における実施の形態５によるディジ
タル回路とアナログ回路を１チップ上に混載した半導体
集積回路の模式図である。

【図８】この発明における実施の形態６によるディジ
タル回路とアナログ回路を１チップ上に混載した半導体
集積回路の模式図である。

【図９】この発明における実施の形態７によるディジ
タル回路とアナログ回路を１チップ上に混載した半導体
集積回路の模式図である（Ｎウエル，Ｐウエル独立レイ
アウト設計）。

【図１０】この発明における実施の形態７によるディ
ジタル回路とアナログ回路を１チップ上に混載した半導
体集積回路の模式図である（Ｎウエルのみレイアウト設
計、ＰウエルはＮウエルレイアウトデータを反転して生
成）。

【図１１】この発明における実施の形態８によるディ
ジタル回路とアナログ回路を１チップ上に混載した半導
体集積回路の模式図である（Ｎウエル，Ｐウエル独立レ
イアウト設計）。

【図１２】この発明における実施の形態８によるディ
ジタル回路とアナログ回路を１チップ上に混載した半導
体集積回路の模式図である（Ｎウエルのみレイアウト設
計、ＰウエルはＮウエルレイアウトデータを反転して生
成）。

【図１３】ディジタル回路とアナログ回路を１チップ
上に混載した半導体集積回路の平面図である。

【図１４】従来のディジタル回路とアナログ回路を１
チップ上に混載した半導体集積回路の模式図である（Ｎ
ウエル，Ｐウエル独立レイアウト設計）。

【図１５】従来のディジタル回路とアナログ回路を１
チップ上に混載した半導体集積回路の模式図である（Ｎ
ウエルのみレイアウト設計、ＰウエルはＮウエルレイア
ウトデータを反転して生成）。

【図１６】トリプルウエル構造の断面模式図である
（Ｎウエル，Ｐウエル独立レイアウト設計）。

【図１７】トリプルウエル構造の断面模式図である
（Ｎウエルのみレイアウト設計、ＰウエルはＮウエルレ
イアウトデータを反転して生成）。

【符号の説明】

１ディジタル回路部、２アナログ回路部、３シリ
コン基板、４はシリコン基板と同じ伝導型であるシリコ
ンのエピタキシャル成長層、５−１ディジタル回路１
のＮウエル、５−２アナログ回路部２のＮウエル、６
ｐ型の伝導型、６−１ディジタル回路部１のＰウエ
ル、６−２アナログ回路部２のＰウエル、７−１Ｎ
ウエルコンタクト領域、７−２ｎチャンネルＭＯＳト
ランジスタソース領域、８−１Ｐウエルコンタクト領
域、８−２ＰチャンネルＭＯＳトランジスタソース領
域、９−１ディジタル回路電源、９−２アナログ回
路電源、１０−１ディジタル回路のＧＮＤ、１０−２
アナログ回路のＧＮＤ、１１，１１−１，１１−２
高抵抗ｐ領域、１２ディジタル回路ｐ領域。

Claims

【特許請求の範囲】

【請求項１】比較的低い比抵抗値を持つ低抵抗半導体
基板上に、それよりも比抵抗値が高い同一伝導型である
第２の半導体層を有し、電源に接続されたＮウエルとグ
ランドに接続されたＰウエルとからなるウェル領域をそ
の第２の半導体層に形成したディジタル／アナログ混載
半導体集積回路において、前記ウエル領域の側面および
底面の少なくとも一部に第２の半導体層よりも比抵抗が
高く同一伝導型である第３の半導体領域を設けたことを
特徴とするディジタル／アナログ混載半導体集積回路。
【請求項２】比較的低い比抵抗値を持つ低抵抗半導体
基板上に、それよりも比抵抗値が高い同一伝導型である
第２の半導体層を有し、電源に接続されたＮウエルとグ
ランドに接続されたＰウエルとをその第２の半導体層に
形成したディジタル／アナログ混載半導体集積回路にお
いて、前記Ｐウエルの側面および底面に第２の半導体層
よりも比抵抗が高く同一伝導型である第３の半導体領域
を設けたことを特徴とするディジタル／アナログ混載半
導体集積回路。
【請求項３】比較的低い比抵抗値を持つ低抵抗半導体
基板上に、それよりも比抵抗値が高い同一伝導型である
第２の半導体層を有し、電源に接続されたＮウエルとグ
ランドに接続されたＰウエルとをその第２の半導体層に
形成したディジタル／アナログ混載半導体集積回路にお
いて、前記ＮウエルとＰウエルの側面および底面に第２
の半導体層よりも比抵抗が高く同一伝導型である第３の
半導体領域を設けたことを特徴とするディジタル／アナ
ログ混載半導体集積回路。
【請求項４】第３の半導体領域をアナログ回路部のウ
エル領域に設けたことを特徴とする請求項１に記載のデ
ィジタル／アナログ混載半導体集積回路。
【請求項５】第３の半導体領域をＰウエルのみに設け
たことを特徴とする請求項１に記載のディジタル／アナ
ログ混載半導体集積回路。
【請求項６】第３の半導体領域をアナログ回路部のＰ
ウエルのみに設けたことを特徴とする請求項１に記載の
ディジタル／アナログ混載半導体集積回路。
【請求項７】比較的低い比抵抗値を持つ低抵抗半導体
基板上に、それよりも比抵抗値が高い同一伝導型である
第２の半導体層を有し、電源に接続されたＮウエルとグ
ランドに接続されたＰウエルとからなるウエル領域をそ
の第２の半導体層に形成したディジタル／アナログ混載
集積回路において、前記ウエル領域の底面の少なくとも
一部に第２の半導体層よりも比抵抗が高く同一伝導型で
ある第３の半導体領域を設けたことを特徴とするディジ
タル／アナログ混載半導体集積回路。
【請求項８】比較的低い比抵抗値を持つ低抵抗半導体
基板上に、それよりも比抵抗値が高い同一伝導型である
第２の半導体層を有し、電源に接続されたＮウエルとグ
ランドに接続されたＰウエルとをその第２の半導体層に
形成したディジタル／アナログ混載集積回路において、
前記Ｐウエルの底面に第２の半導体層よりも比抵抗が高
く同一伝導型である第３の半導体領域を設けたことを特
徴とするディジタル／アナログ混載半導体集積回路。
【請求項９】比較的低い比抵抗値を持つ低抵抗半導体
基板上に、それよりも比抵抗値が高い同一伝導型である
第２の半導体層を有し、電源に接続されたＮウエルとグ
ランドに接続されたＰウエルとをその第２の半導体層に
形成したディジタル／アナログ混載集積回路において、
前記ＮウエルとＰウエルとの底面に第２の半導体層より
も比抵抗が高く同一伝導型である第３の半導体領域を設
けたことを特徴とするディジタル／アナログ混載半導体
集積回路。
【請求項１０】第３の半導体領域をアナログ回路部の
ウエル領域のみに設けたことを特徴とする請求項７に記
載のディジタル／アナログ混載半導体集積回路。
【請求項１１】第３の半導体領域をＰウエルのみに設
けたことを特徴とする請求項７に記載のディジタル／ア
ナログ混載半導体集積回路。
【請求項１２】第３の半導体領域をアナログ回路部の
Ｐウエルのみに設けたことを特徴とする請求項７に記載
のディジタル／アナログ混載半導体集積回路。
【請求項１３】比較的低い比抵抗値を持つ低抵抗半導
体基板上に、それよりも比抵抗値が高い同一伝導型であ
る第２の半導体層を有し、第２の半導体層の上部に、低
抵抗半導体基板より比抵抗値が高いが第２の半導体層よ
りは比抵抗値が低く同一伝導型である第３の半導体層を
有し、電源に接続されたＮウエルとグランドに接続され
たＰウエルとをその第３の半導体層に形成したことを特
徴とするディジタル／アナログ混載半導体集積回路。
【請求項１４】ディジタル／アナログ混載半導体集積
回路において、アナログ回路部については、比較的低い
比抵抗値を持つ低抵抗半導体基板上に、それよりも比抵
抗値が高い同一伝導型である第２の半導体層を有し、第
２の半導体層の上部に、低抵抗半導体基板より比抵抗値
が高いが第２の半導体層よりは比抵抗値が低く同一伝導
型である第３の半導体層を有し、電源に接続されたＮウ
エルとグランドに接続されたＰウエルとをその第３の半
導体層に形成し、ディジタル回路部については、比較的
低い比抵抗値を持つ低抵抗半導体基板上に、それよりも
比抵抗値が高い同一伝導型である第４の半導体層を有
し、第４の半導体層の比抵抗値は第３の半導体層と同程
度であり、電源に接続されたＮウエルとグランドに接続
されたＰウエルとをその第４の半導体層に形成したこと
を特徴とするディジタル／アナログ混載半導体集積回
路。