JP2004153175A - 半導体集積回路及びその半導体基板 - Google Patents
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Abstract
【解決手段】半導体集積回路1において、P型バルク基板2上の全面にP型エピタキシャル層3を設ける。P型バルク基板2の抵抗率を1000Ω・cmとし、P型エピタキシャル層3の厚さを5μmとし、抵抗率を10Ω・cmとする。そして、P型エピタキシャル層3にデジタル部5及びアナログ部6を相互に離隔して設け、デジタル部5にはデジタル回路を形成し、アナログ部6にはアナログ回路を形成する。また、P型エピタキシャル層3におけるデジタル部5とアナログ部6との間の領域には、P型バルク基板2まで到達する素子分離領域7を形成する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、ノイズが基板を伝達することを抑制した半導体集積回路及びその半導体基板に関する。
【0002】
【従来の技術】
従来より、同一基板上にアナログ回路及びデジタル回路を形成するアナログ/デジタル混在型集積回路が開発されている。このアナログ/デジタル混在型集積回路においては、デジタル回路の動作に伴って発生する雑音(ノイズ)が、基板を介してアナログ回路に到達し、アナログ回路が誤動作するという問題がある。また、アナログ回路が大振幅の信号を出力する場合には、このアナログ回路の動作に伴うノイズにより、デジタル回路が誤動作する場合もある。
【0003】
図3は従来のアナログ/デジタル混在型集積回路を示す断面図である。図3に示すように、この従来の集積回路においては、抵抗率が例えば10Ω・cmであるP型半導体基板101が設けられており、このP型半導体基板101の表面に、デジタル部102及びアナログ部103が設けられている。デジタル部102にはデジタル回路が形成されており、アナログ部103にはアナログ回路が形成されている。図3においては、デジタル回路の一部としてp+拡散層102aを図示し、アナログ回路の一部としてp+拡散層103aを図示している。デジタル回路のp+拡散層102aにおいては発生したノイズ104は、P型半導体基板101内を伝達し、アナログ回路のp+拡散層103aに到達する。この結果、アナログ回路において誤動作が発生する。
【0004】
この問題点を解決するために、アナログ/デジタル混在型集積回路の半導体基板として、SOI(Silicon On Insulator)構造基板を使用することが考えられる。SOI構造基板においては、基板上に埋込絶縁膜が設けられ、この埋込絶縁膜上に半導体層が設けられており、基板と半導体層とが埋込絶縁膜により分離されている。このため、低周波ノイズが半導体層から基板に伝達することを抑制することができ、この結果、低周波ノイズが基板を介してデジタル部とアナログ部との間を伝達することを抑制できる。
【0005】
しかし、SOI構造基板の埋込絶縁膜は薄く、基板と半導体層との間が容量結合されるため、デジタルモジュールが発生する比較的周波数が高い高周波ノイズについては、十分に遮断することができない。また、SOI構造基板を作製するためには、埋込絶縁膜を形成するための特殊なプロセスを必要とするため、コストが高くなり経済的に不利であるという問題もある。
【0006】
このため、基板として抵抗が高い基板(以下、高抵抗基板という)を使用し、この高抵抗基板の表面に集積回路を形成する技術が開示されている(例えば、特許文献1参照)。図4(a)及び(b)はこの従来のアナログ/デジタル混在型集積回路を示す平面図及び断面図である。図4(a)及び(b)に示すように、この従来の集積回路においては、P型の高抵抗基板111が設けられている。そして、この高抵抗基板111の表面に、nウエル112及び113が相互に離隔して形成されており、nウエル112の表面にpウエル114が形成されている。そして、pウエル114の表面にアナログ回路領域115が設けられており、nウエル113の表面にデジタル回路領域116が設けられている。このアナログ/デジタル混在型集積回路においては、基板として高抵抗基板111を使用しているため、アナログ回路領域115とデジタル回路領域116との間の基板内におけるノイズの伝達を抑制することができる。
【0007】
また、基板として通常の半導体基板を使用し、この半導体基板上に高抵抗な半導体層を設け、この高抵抗な半導体層の表面に、相互に離隔してデジタル回路及びアナログ回路を形成する技術も開示されている(例えば、特許文献2参照)。また、この従来の技術においては、デジタル回路とアナログ回路との間に相当する領域における半導体基板の表面に、ノイズ障壁用ウエルを設けている。この従来の技術においては、半導体層の抵抗を高くし、ノイズ障壁用ウエルを設けることにより、ノイズの伝達を抑制することができると記載されている。
【0008】
【特許文献1】
特開2001−345428号公報(図1(a)及び(b))
【特許文献2】
特開2002−134702号公報(図1)
【0009】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。特許文献1に記載の技術においては、高抵抗基板の表面に直接素子を作り込んで集積回路を形成している。また、特許文献2に記載の技術においては、高抵抗半導体層の表面に素子を作り込んで集積回路を形成している。このため、通常の半導体基板の表面に集積回路を形成する技術をそのまま適用することができず、イオン注入条件及びウエルの不純物濃度等のプロセス条件を変更する必要がある。即ち、従来のデバイス・プロセスのプラットフォームを変更する必要がある。従って、特許文献1及び2に記載されたアナログ/デジタル混在型集積回路を実際に製造しようとすると、新たにプロセス及び製造ラインの開発を行う必要があり、多大なコスト及び時間が必要となる。
【0010】
本発明はかかる問題点に鑑みてなされたものであって、従来のデバイス・プロセスのプラットフォームをそのまま使用して製造でき、基板を伝達するノイズを低減できる半導体集積回路及びその半導体基板を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明に係る半導体集積回路は、支持基板と、この支持基板上の全面に形成され前記支持基板よりも抵抗率が低い半導体層と、この半導体層に相互に電気的に分離されて形成された第1及び第2の回路部と、を有することを特徴とする。
【0012】
本発明においては、半導体層の抵抗率を従来の半導体基板の抵抗率と同等なものとすることにより、第1及び第2の回路部を形成する際に、従来のプロセス条件をそのまま適用することができる。また、半導体層において第1の回路部と第2の回路部とは相互に電気的に分離されているため、半導体層内をノイズが伝達することを抑制できる。更に、この半導体層よりも抵抗率が高い支持基板を使用することにより、基板内におけるノイズの伝達を抑制することができる。これにより、従来のデバイス・プロセスのプラットフォームを変更する必要がなく、新たなプロセス及び製造ラインの開発を必要としないためコストが低く、ノイズによる誤動作を防止できる半導体集積回路を得ることができる。なお、支持基板とは所定の剛性及び強度を有し、それ自体で自立できる基板をいう。
【0013】
また、前記支持基板の抵抗率が前記半導体層の抵抗率の20倍以上であることが好ましく、50倍以上であることがより好ましい。これにより、半導体層の抵抗率を従来のデバイス・プロセスのプラットフォームを使用できるような範囲に維持したまま、支持基板を流れるノイズ電流をより効果的に抑制できる。
【0014】
更に、前記半導体層が前記支持基板上にエピタキシャル成長により形成されたものであることが好ましい。これにより、容易に支持基板上の全面に半導体層を形成することができる。
【0015】
更にまた、前記第1の回路部にデジタル回路が形成されており、前記第2の回路部にアナログ回路が形成されていてもよい。これにより、デジタル回路の駆動に伴う高周波ノイズが、アナログ回路の動作に影響を及ぼすことを防止できる。
【0016】
本発明に係る半導体基板は、表面に第1及び第2の回路部が形成されて半導体集積回路を形成する半導体基板において、支持基板と、この支持基板上の全面に形成され前記支持基板よりも抵抗率が低く表面に前記第1及び第2の回路部が相互に電気的に分離されて形成される半導体層と、を有することを特徴とする。
【0017】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図1は本実施形態に係る半導体集積回路を示す断面図である。図1に示すように、本実施形態の半導体集積回路1は、アナログ/デジタル混在型集積回路である。この半導体集積回路1においては、P型バルク基板2が設けられている。P型バルク基板2は例えばシリコン基板であり、厚さは例えば0.7mmであり、抵抗率は例えば1000Ω・cmである。このP型バルク基板2上の全面には、P型エピタキシャル層3が形成されている。P型エピタキシャル層3は例えば、シラン系の原料ガスを使用するCVD法(Chemical Vapor Deposition法:化学気相成長法)により、P型シリコン層をエピタキシャル成長させることにより形成されている。P型エピタキシャル層3の厚さは例えば5μmであり、抵抗率は従来の半導体基板の抵抗率と略等しく、例えば10Ω・cmである。P型バルク基板2の不純物濃度は、P型エピタキシャル層3の不純物濃度の例えば100分の1以下である。P型バルク基板2及びP型エピタキシャル層3により、本実施形態に係る半導体基板4が構成されている。
【0018】
そして、P型エピタキシャル層3の表面には、デジタル回路が形成されるデジタル部5が設けられており、このデジタル部5から離隔して、アナログ回路が形成されるアナログ部6が設けられている。デジタル回路及びアナログ回路は例えばCMOS等の素子が形成された集積回路である。なお、図1においては、デジタル回路及びアナログ回路として夫々1個のp+拡散層5a及び6aのみを示している。なお、P型エピタキシャル層3におけるデジタル部5とアナログ部6との間の領域には、P型バルク基板2まで到達する素子分離領域7が設けられている。
【0019】
以下、本発明の構成要件における数値限定理由について説明する。
【0020】
支持基板の抵抗率:半導体層の抵抗率の20倍以上
本発明の半導体集積回路は、従来の半導体集積回路のプロセス条件をそのまま使用して作製するため、半導体層の抵抗率は、従来の半導体基板の抵抗率に略一致させることが必要である。そして、支持基板の抵抗率は、ノイズが支持基板内を伝達することを防止するために、可及的に高くすることが好ましい。支持基板の抵抗率を半導体層の抵抗率の20倍以上とすれば、半導体層の抵抗率を従来のプロセス条件が使用できるような値としたまま、支持基板の抵抗率を十分に高くすることができ、ノイズの伝達を確実に防止することができる。従って、支持基板の抵抗率は半導体層の抵抗率の20倍以上であることが好ましい。より好ましくは50倍以上である。
【0021】
次に、本実施形態に係る半導体集積回路1の動作について説明する。デジタル部5のデジタル回路が動作すると、この動作に伴って例えばp+拡散層5aからノイズ8が発生する。しかしながら、P型バルク基板2の抵抗率は例えば1000Ω・cmと十分に高いため、ノイズ8がP型バルク基板2内を伝達してアナログ部6に到達することがない。このため、ノイズ8に起因してアナログ部6のアナログ回路が誤動作することがない。また、アナログ回路が、振幅が大きい信号を出力する場合には、この出力に伴ってp+拡散層6aからノイズが発生するが、P型バルク基板2は高抵抗であるため、このノイズがP型バルク基板2を伝達してデジタル部5に到達することがない。このため、このノイズによりデジタル回路が誤動作することがない。更に、P型エピタキシャル層3におけるデジタル部5とアナログ部6との間の領域にP型バルク基板2まで到達する素子分離領域7が設けられているため、デジタル部5とアナログ部6とは相互に電気的に分離されている。このため、P型エピタキシャル層3内をノイズ8が伝達することも抑制できる。
【0022】
このように、本実施形態においては、P型バルク基板2を高抵抗とすることにより、デジタル部5とアナログ部6との間でノイズが伝達することを抑制できる。また、P型エピタキシャル層3は従来の半導体基板と同等な抵抗率を有しているため、デジタル回路及びアナログ回路を作製する際に、イオン注入条件及びウエル濃度等のプロセス条件を、従来のプロセス条件と同じ条件とすることができる。このため、従来のデバイス・プラットフォームを変更する必要がなく、半導体集積回路1を製造するために、新たにプロセス条件を開発したり、製造ラインを開発又は調整したりする必要がない。従って、これらの開発及び調節のための時間が不要となり、半導体集積回路1を低コスト且つ短時間で製造することができる。
【0023】
なお、本実施形態においては、支持基板としてP型シリコンからなるP型バルク基板2を使用する例を示したが、本発明はこれに限定されず、支持基板は半導体層よりも抵抗率が高ければよく、例えば、N型のシリコン基板であってもよく、シリコン以外の半導体材料からなる基板であってもよく、ガラス等の絶縁材料からなる基板であってもよい。また、半導体層としてCVD法によりP型エピタキシャル層3を形成する例を示したが、本発明はこれに限定されず、例えばP型バルク基板2の表面の全面にイオン注入を行って、P型バルク基板2よりも抵抗率が低い半導体層を形成してもよい。更に、デジタル回路及びアナログ回路として、種々の回路を形成することができる。更にまた、本発明は、デジタル回路間のノイズの伝達及びアナログ回路間のノイズの伝達を抑制するためにも有効である。
【0024】
【実施例】
以下、本発明の効果について、その特許請求の範囲から外れる比較例と比較して具体的に説明する。図2は横軸に支持基板の抵抗率をとり、縦軸にこの支持基板内におけるノイズの伝播特性をとって、支持基板の抵抗率がノイズの伝播に及ぼす影響を示すグラフ図である。前述の実施形態に示すような半導体集積回路を複数個作製した。このとき、これらの複数の半導体集積回路において、P型バルク基板の抵抗率を相互に異ならせて、支持基板の抵抗率がノイズの伝達に及ぼす影響を調査した。なお、P型バルク基板の厚さは0.7mmとし、P型エピタキシャル層の厚さは5μmとし、その抵抗率は10Ω・cmとした。そして、P型エピタキシャル層における相互に20μm離れた2ヶ所の領域にP型拡散層を形成し、このP型拡散層間のノイズ伝播特性を測定した。測定モードはS21とした。
【0025】
図2に示すように、支持基板としてのP型バルク基板の抵抗率が高いほど、P型拡散層間のノイズの伝播量が減少した。実用的には、例えば、ノイズ伝播特性は約−40dB(1/100)以下であることが好ましい。従って、図2に示すように、P型エピタキシャル層の抵抗率が10Ω・cmである場合、P型バルク基板(支持基板)の抵抗率が1000Ω・cmであれば、ノイズ伝播特性は−60dBとなり、実用上十分な程度にノイズの伝播を抑制できる。
【0026】
【発明の効果】
以上詳述したように、本発明によれば、半導体層の抵抗率を支持基板の抵抗率よりも低くすることにより、支持基板内におけるノイズ伝達の低減を図った半導体集積回路を、従来のデバイス・プロセスのプラットフォームを変更することなく作製することができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体集積回路を示す断面図である。
【図2】横軸に支持基板の抵抗率をとり、縦軸にこの支持基板内におけるノイズの伝播特性をとって、支持基板の抵抗率がノイズの伝達に及ぼす影響を示すグラフ図である。
【図3】従来のアナログ/デジタル混在型集積回路を示す断面図である。
【図4】(a)及び(b)はこの従来のアナログ/デジタル混在型集積回路を示す平面図及び断面図である。
【符号の説明】
1;半導体集積回路
2;P型バルク基板
3;P型エピタキシャル層
4;半導体基板
5;デジタル部
5a;p+拡散層
6;アナログ部
6a;p+拡散層
7;素子分離領域
8;ノイズ
101;P型半導体基板
102;デジタル部
102a;p+拡散層
103;アナログ部
103a;p+拡散層
104;ノイズ
111;P型の高抵抗基板
112、113;nウエル
114;pウエル
115;アナログ回路領域
116;デジタル回路領域
Claims (10)
- 支持基板と、この支持基板上の全面に形成され前記支持基板よりも抵抗率が低い半導体層と、この半導体層に相互に電気的に分離されて形成された第1及び第2の回路部と、を有することを特徴とする半導体集積回路。
- 前記支持基板の抵抗率が前記半導体層の抵抗率の20倍以上であることを特徴とする請求項1に記載の半導体集積回路。
- 前記支持基板の抵抗率が前記半導体層の抵抗率の50倍以上であることを特徴とする請求項2に記載の半導体集積回路。
- 前記半導体層が前記支持基板上にエピタキシャル成長により形成されたものであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路。
- 前記第1の回路部にデジタル回路が形成されており、前記第2の回路部にアナログ回路が形成されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路。
- 表面に第1及び第2の回路部が形成されて半導体集積回路を形成する半導体基板において、支持基板と、この支持基板上の全面に形成され前記支持基板よりも抵抗率が低く表面に前記第1及び第2の回路部が相互に電気的に分離されて形成される半導体層と、を有することを特徴とする半導体基板。
- 前記支持基板の抵抗率が前記半導体層の抵抗率の20倍以上であることを特徴とする請求項6に記載の半導体基板。
- 前記支持基板の抵抗率が前記半導体層の抵抗率の50倍以上であることを特徴とする請求項7に記載の半導体基板。
- 前記半導体層が前記支持基板上にエピタキシャル成長により形成されたものであることを特徴とする請求項6乃至8のいずれか1項に記載の半導体基板。
- 前記第1の回路部にデジタル回路が形成され、前記第2の回路部にアナログ回路が形成されることを特徴とする請求項6乃至9のいずれか1項に記載の半導体基板。
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