KR102172705B1 - Rf 애플리케이션들을 위한 반도체 온 절연체 기판 - Google Patents

Rf 애플리케이션들을 위한 반도체 온 절연체 기판 Download PDF

Info

Publication number
KR102172705B1
KR102172705B1 KR1020187030528A KR20187030528A KR102172705B1 KR 102172705 B1 KR102172705 B1 KR 102172705B1 KR 1020187030528 A KR1020187030528 A KR 1020187030528A KR 20187030528 A KR20187030528 A KR 20187030528A KR 102172705 B1 KR102172705 B1 KR 102172705B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
substrate
penetration
insulator
Prior art date
Application number
KR1020187030528A
Other languages
English (en)
Other versions
KR20180127436A (ko
Inventor
아르노 카스텍스
올레그 코논추크
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20180127436A publication Critical patent/KR20180127436A/ko
Application granted granted Critical
Publication of KR102172705B1 publication Critical patent/KR102172705B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

본 발명은 RF 애플리케이션들에서의 사용을 위한 반도체 온 절연체 기판(1)에 관한 것이고, 특히, 실리콘 지지 기판(3) 위의 반도체 상단 층(11), 매립된 산화물 층(9) 및 패시베이션 층(7)을 포함하는 실리콘 온 절연체 기판 및 대응하는 방법에 관한 것이다. 본 발명은 또한 RF 디바이스(17)에 관한 것이다. 또한, 지지 기판(3)에서 전위 이동들이 낮게 유지될 수 있으면서 아래의 RF 특징부들의 충분히 높은 비저항을 보장하기 위해, 패시베이션 층(7)과 실리콘 지지 기판(3) 사이에 침투 층(5)이 도입된다.

Description

RF 애플리케이션들을 위한 반도체 온 절연체 기판
본 발명은 RF 애플리케이션들에서의 사용을 위한 반도체 온 절연체 기판(semiconductor on insulator substrate)에 관한 것이고, 특히, 실리콘 지지 기판 위의 반도체 상단 층, 매립된 산화물 층 및 패시베이션 층을 포함하는 실리콘 온 절연체 기판 및 대응하는 방법에 관한 것이다. 본 발명은 또한 RF 디바이스에 관한 것이다.
무선 주파수(RF) 애플리케이션들을 위한 공지된 기판들은 다결정 Si 층 상의 실리콘 이산화물 SiO2 상의 실리콘 Si의 3층 구조를 포함한다. 이러한 3층 구조는 낮은 격자간 산소 함량("낮은 Oi")을 갖는 벌크 고 비저항 지지 기판 상에 제공된다. 이러한 기판에 대해, 격자간 산소 함량은 표준 Oi의 경우 20-25 ppma 또는 높은 Oi 기판들의 경우 25-30 ppma 대신에 5-10 ppma 범위이다. 이러한 상황에서의 고 비저항은 통상적으로 3000 Ωm 이상의 비저항 값들과 관련된다. 이러한 높은 벌크 비저항은 기판 손실들로 또한 지칭되는 능동 디바이스 아래의 모든 재료로부터 발생하는 기생 신호들을 제한 또는 억제하기 위해 RF 디바이스들에서 요구된다.
다결정 Si 층은, 전계의 영향 하에서 지지 기판과 실리콘 이산화물 층 사이의 계면에 존재하는 표면 전하들로 인해 발생할 수 있는 추가적인 기생 손실들을 억제하기 위해 요구된다. 이러한 다결정 Si 층은 패시베이션 층으로 작용하고 따라서 신호 손실들을 감소시킬 수 있다.
격자간 산소는 열처리들 후에 열적 도우너들을 제공하는 것으로 공지되어 있고, 따라서 지지 기판의 벌크 비저항을 감소시키고 따라서 기판 손실들 및 그에 따른 낮은 Oi 기판의 필요성을 증가시킨다. 그러나, 낮은 Oi의 사용은 단점이 없지 않다.
낮은 Oi 함량은 실리콘을 전위(dislocation) 이동에 더 민감하게 한다. 산소 격자간 원자들은 실리콘 원자들에 부착하는 경향이 있으며, 전위가 결정 격자들로 이동하는 것을 방지하는 SiO2의 작은 침전물로 응집된다. 낮은 Oi 함량으로 인해 재료 내에 존재하는 SiO2 침전물들이 적어서 반도체 온 절연체 기판 및/또는 RF 디바이스들의 제조 동안 열처리 시에 전위 이동이 증가하여 결정 구조의 원하지 않는 개질 및 소위 슬립라인(slipline)들의 외관을 초래한다. 전위 이동은 또한 CMOS 공정 동안 리소그래피 중의 오버레이 문제들을 초래할 수 있는 기판의 플라스틱 변형을 초래할 수 있다.
따라서, 본 발명의 목적은 이전에 식별된 문제들을 극복하거나 적어도 감소시키는 RF 애플리케이션들에 적합한 개선된 반도체 온 절연체 기판을 제공하는 것이다.
이러한 목적은 본 발명에 따른 반도체 온 절연체 기판, 특히 실리콘 온 절연체 기판으로 달성되며, 이는, 실리콘 지지 기판 위의 반도체 상단 층, 매립된 산화물 층 및 패시베이션 층을 포함하며, 패시베이션 층과 실리콘 지지 기판 사이에 침투 층이 제공되는 것을 특징으로 하고, 침투 층은 실리콘 지지 기판보다 낮은 격자간 산소 함량을 갖는 더 높은 저항성 실리콘 층이다.
본 발명은 반도체 상단 층으로 제한되지 않지만, 예를 들어 압전 재료들, 특히 리튬 탄탈레이트 또는 리튬 니오베이트로서 상단 층의 다른 타입들의 재료들에 적용될 수 있다.
본 발명에 따르면, 낮은 Oi 함량을 갖는 침투 층인 특정 층이 도입되어, 지지 기판 내에서 전위들이 이동하는 능력을 저하시킴으로써 슬립라인 및 오버레이 문제가 감소될 수 있는 지지 기판이 사용될 수 있다. 실제로, 기판 상에 준비될 RF 디바이스의 RF 신호가 반도체 온 절연체 기판 내로 얼마나 멀리 침투하는지에 따라, 실리콘 층으로부터 시작하여 특정 깊이까지 단지 낮은 Oi 함량이 요구된다.
일 실시예에 따르면, 패시베이션 층 및 침투 층은 동일한 재료일 수 있다. 이러한 경우, 계면에서 격자 미스매치의 부정적 영향들은 감소되거나 심지어 억제될 수 있다.
일 실시예에 따르면, 패시베이션 층은 다결정 층일 수 있고, 침투 층은 단결정 재료일 수 있다. 다결정 층은 전하들에 대한 트랩으로 작용하고 기생 손실들의 감소를 허용하는 한편, 단결정 층은 낮은 표면 거칠기를 갖는 층들이 층의 두께와 독립적으로 획득될 수 있다는 이점들을 갖는다.
일 변형에 따르면, 침투 층은 다결정 층일 수 있다. 이러한 경우, 다결정 층은 역할들 둘 모두, 즉, 표면 관련 기생 손실들의 감소 및 기판 손실들을 충족시키기에 충분한 두께로 제공된다.
본 발명의 일 실시예에 따르면, 낮은 격자간 산소 함량은 15 ppma 미만, 특히 5 내지 10 ppma의 농도와 관련될 수 있다. 이러한 농도 범위에서, 기판 손실들을 감소시키기 위해 패시베이션 층에서 원하는 비저항 레벨이 도달될 수 있다. 추가적으로, 높은 저항성이라는 용어는 2000 Ωm 이상, 특히 3000 Ωm 이상의 비저항과 관련될 수 있고, 450℃보다 높은 온도들에서 적어도 1시간의 지속기간의 열처리들 이후에도 동일하다. 격자간 산소 함량과 비저항 레벨 사이의 관계를 획득하기 위해, 도우너들 및 어셉터들로 또한 공지된 실리콘의 전기 거동에 통상적으로 영향을 미치는 다른 불순물들이 1 x1012 cm-3 미만의 농도를 갖는 것이 이해될 것이다.
일 실시예에 따르면, 패시베이션 층 및 침투 층은 약 3 ㎛ 내지 30 ㎛, 특히 4 ㎛ 내지 10 ㎛, 심지어 더 구체적으로는 약 5 ㎛의 결합된 두께를 갖는다. 통상적으로 725 ㎛의 두께를 갖는 낮은 Oi 실리콘 지지 기판들을 갖는 종래의 반도체 온 절연체 기판들에 비해, 반도체 온 절연체 기판의 얇은 부분만이 낮은 Oi 영역들에서 전위들의 이동을 겪을 것이다. 따라서, 후속적인 디바이스 제조의 리소그래피 단계들이 단순화될 수 있다.
본 발명의 목적은 또한 무선 주파수(RF) 디바이스로 달성된다. 본 발명의 RF 디바이스는 전기적으로 절연된 디바이스 구조들을 포함하며, 특히 디바이스 내의 전도성 라인들은 앞서 설명된 바와 같이 반도체 온 절연체 기판 상에 및/또는 내에 제공되어 서로의 사이에 최소 거리 d를 갖도록 서로 전기 절연될 수 있고, 매립된 산화물 층, 패시베이션 층 및 침투 층의 두께는 함께, RF 신호들이 기껏해야 침투 층에 침투하도록 되는 것을 특징으로 한다. 따라서, 침투 층의 두께를 RF 설계의 특정 치수 d로 조정함으로써, 기판 손실들이 감소될 수 있는 한편, 특히 리소그래피 동안의 오버레이에 대한 제조가능성은 높게 유지될 수 있다.
본 발명의 일 실시예에 따르면, 매립된 산화물 층, 패시베이션 층 및 침투 층의 두께는 거리 d의 10 배, 특히 5 배를 초과하지 않도록 될 수 있다.
또한, 본 발명의 목적은, 앞서 설명된 바와 같이 반도체 온 절연체 기판을 제조하기 위한 방법으로 달성되며, 침투 층은 지지 기판 상에 에피택셜 성장되고, 반도체 상단 층 및 매립된 산화물 층은 특히 결합 방법을 포함하는 층 전사 공정에 의해 패시베이션 층 상에 전사된다. 바람직하게는, 패시베이션 및 침투 층 둘 모두는 에피택셜 성장된다.
이 목적은, 앞서 설명된 바와 같이 반도체 온 절연체 기판을 제조하기 위한 대안적 방법으로 추가로 달성되며, 침투 층은 층 전사 방법, 특히 결합 방법에 의해 지지 기판 상에 전사된다. 이는, 예를 들어, 지지 기판 및 낮은 Oi 기판을 결합하고 그 다음 Oi 기판을 원하는 두께까지 에치 백함으로써, 또는 Oi 기판 내부에 미리 결정된 분리 영역을 형성하는 단계, Oi 기판을 지지 기판에 결합하는 단계 및 Oi 기판의 나머지를 예를 들어, 열처리에 의해 분리시켜 지지 기판 상에 침투 층을 획득하는 단계를 포함하는 Smart Cut™ 타입 공정을 적용함으로써 달성될 수 있다.
전술한 방법들로, 유리한 기판들이 획득될 수 있다.
본 발명의 목적은 또한 전술한 바와 같이 무선 주파수 디바이스를 제조하기 위한 방법으로 달성되며, 이 방법은, 상이한 두께들의 침투 층을 복수의 반도체 온 절연체 기판들에 제공하는 단계, 반도체 절연체 기판들 상에 또는 내에 무선 주파수 디바이스들을 형성하는 단계, 복수의 반도체 온 절연체 기판들에서 RF 신호들의 침투 깊이를 결정하는 단계, RF 신호가 기껏해야 침투 층에 침투하는 침투 층 두께를 갖는 반도체 온 절연체 기판을 선택하는 단계를 포함한다. 이러한 방식으로, 최적화된 침투 층 두께는, RF 디바이스들의 작동을 유지하면서 제조가능성이 최적화되도록 결정될 수 있다.
개시된 실시예들의 추가적인 장점들 및 이점들은 명세서 및 도면들로부터 자명해질 것이다. 장점들 및/또는 이점들은 명세서 및 도면들의 다양한 실시예들 및 특징들에 의해 개별적으로 획득될 수 있고, 이러한 장점들 및/또는 이점들 중 하나 이상을 획득하기 위해 전부가 제공될 필요는 없다.
본 발명의 상기 및 다른 목적들 및 특징들은, 첨부한 도면들과 함께 취해지는 하기 설명 및 바람직한 실시예들로부터 더욱 명백해질 것이다.
도 1은 본 발명에 따른 반도체 온 절연체 기판의 제1 실시예를 예시한다.
도 2는 본 발명에 따른 반도체 온 절연체 기판의 제2 실시예를 예시한다.
도 3은 본 발명의 제3 실시예, 즉, 본 발명에 따른 반도체 온 절연체 기판 상의 RF 디바이스를 예시한다.
도 4는 본 발명의 제4 실시예, 즉, 본 발명에 따른 반도체 온 절연체 기판을 제조하는 방법을 예시한다.
도 5는 본 발명의 제5 실시예, 즉, 본 발명에 따른 반도체 온 절연체 기판을 제조하는 대안적인 방법을 예시한다.
도 6은 본 발명의 제6 실시예, 즉, 본 발명에 따른 반도체 온 절연체 기판의 침투 층의 두께를 선택하는 방법을 예시한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 온 절연체 기판(SoI 기판)(1)을 개략적으로 예시한다. 본 실시예에 따른 SoI 기판(1)은, 무선 주파수(RF) 디바이스들의 제조의 시작 재료로서 사용하기 위한 것으로, 예를 들어, 모바일 폰들, 스마트폰들, 태블릿들 또는 개인용 컴퓨터들에서 사용된다.
이미 앞서 언급된 바와 같이, 본 발명은 반도체 상단 층으로 제한되지 않지만, 예를 들어 압전 재료들, 특히 리튬 탄탈레이트 또는 리튬 니오베이트로서 상단 층의 다른 타입들의 재료들에 적용될 수 있다. 이러한 일반화는 일반적으로 반도체 재료 또는 압전 재료를 포함하는 상단 층일 수 있는 반도체 상단 층에 대해 이하에 설명되는 바와 같은 모든 실시예들에 대해 유지된다. 따라서, 압전 상단 층을 포함하는 SoI 타입 기판은 또한 본 발명의 범위 내에 있을 것이다.
SoI 기판(1)은 실리콘 지지 기판(3), 침투 층(5), 패시베이션 층(7), 매립된 산화물 층(9) 및 반도체 상단 층(11)을 포함한다.
실리콘 지지 기판(3)은 15 Ωm의 표준 비저항, 약 20 내지 25 ppma의 격자간 산소 함량 및 700 내지 750 ㎛ 정도의 두께를 갖는 표준 실리콘(Si) 기판 또는 Si 웨이퍼이다. 이러한 실시예에서 박스 층으로 또한 지칭되는 매립된 산화물 층(7)은 100 내지 1000 nm의 통상적인 두께를 갖는 실리콘 이산화물(SiO2) 층이다. 이러한 실시예의 반도체 층은 약 50 nm 내지 200 nm의 두께를 갖는 실리콘 층이다.
Si 기판(3)과 매립된 산화물 층(9) 사이에, 침투 층(5) 및 패시베이션 층(7)이 개재된다.
이러한 실시예에서, 침투 층(5)은 2000 Ωm 이상의 비저항 값을 갖는 높은 비저항 층, 특히 3000 Ωm 이상의 층을 갖는 실리콘 층이며, 낮은 격자간 산소 함량은 15 ppma 미만, 특히 5 내지 10 ppma의 격자간 산소의 농도와 관련된다. 이미 전술한 바와 같이, 이러한 비저항 값은 450 ℃보다 높은 온도에서 적어도 1 시간의 열처리 후에도 유지된다. 따라서, 본 발명에 따르면, 침투 층(5)은 실리콘 지지 기판(3)보다 높은 비저항 및 낮은 격자간 산소 함량을 갖는다. 이러한 실시예의 침투 층(5)은 단결정 층이다.
이러한 실시예의 패시베이션 층(7)은 약 200 내지 2500 nm의 통상적인 두께를 갖는 단결정 Si 층이다.
SoI 기판은 RF 애플리케이션에 특히 유용하다. RF 디바이스들과 연관된 하나의 문제점은 신호 손실들의 발생이다. 패시베이션 층(7) 및 침투 층(5)은 손실들을 감소시키기 위해 SoI 기판 구조에 도입된다. 신호가 Si 층 내에 또는 상에 존재하는 RF 디바이스의 신호 라인을 통과하는 경우 기생 손실들이 발생한다. 기생 신호들은 매립된 산화물 층을 통해 Si 기판으로 전달되어 RF 디바이스의 다른 신호 라인들에 도달할 수 있다. 대응하는 손실들은 기판 손실들로 지칭된다.
손실들을 감소시키기 위해, 침투 층(5)은 정규의 표준 Oi Si 기판보다 훨씬 높은 저항을 갖는 낮은 Oi 함량의 높은 저항 층이다. 높은 저항으로 인해, 손실들은 감소될 수 있다.
추가로, 침투 층(5)의 표면에 축적된 표면 전하들로 인해 발생할 수 있는 손실들은 다결정 패시베이션 층(7)의 존재에 의해 감소되어, 전기 전도에 대한 이러한 표면 전하들의 기여를 방해하고 따라서 표면 전하 관련 신호 손실들을 감소시킨다.
종래 기술에서와 같이 낮은 Oi Si 기판만을 사용하는 것 대신에 정규의 Oi 농도를 갖는 표준 Si 기판(3)과 낮은 Oi 침투 층(5)을 함께 결합함으로써, 생산 수율에 부정적인 영향을 미치는 원치 않는 슬립 라인들 및 전위 이동의 발생을 감소시키는 것이 가능하게 된다.
따라서, 매립된 산화물 층(9), 패시베이션 층(7) 및 침투 층(5)의 두께는, RF 설계를 통해 이어진 신호로부터 발생하는 기생 신호들이 기껏해야 침투 층(5)에 도달하고 따라서 표준 Si 지지 기판(3) 내의 더 낮은 저항을 "보지" 않도록 선택된다. 결과적으로, 층들은 함께 3 ㎛ 이상 30 ㎛ 이하, 특히 10 ㎛ 이하, 더 상세하게는 5 ㎛ 이하의 결합된 두께를 갖는다.
이와 동시에, 표준 Si 기판(3)이 사용될 수 있으며, 이는 RF 디바이스 제조자들이 표준 CMOS 제조 방법들을 사용하도록 허용한다.
도 2는 본 발명의 제2 실시예에 따른 반도체 온 절연체 기판(SoI 기판)(13)을 개략적으로 예시한다. 제1 실시예에서와 동일한 제2 실시예의 특징부들은 동일한 참조 부호를 지니며, 이들에 대한 상기 설명이 참조된다.
제2 실시예와 제1 실시예 사이의 차이점은, 제2 실시예의 SoI 기판(14)에서, 패시베이션 층 및 침투 층은 동일한 재료, 즉 실리콘으로 제조되고 동일한 결정 구조, 즉 다결정인 점이다. 따라서, 이들은 종래 기술에서 패시베이션 층들의 두께를 훨씬 초과하는 두께를 갖는 하나의 개질된 패시베이션 층(15)을 형성한다.
도 3은 본 발명의 제3 실시예에 따른 무선 주파수(RF) 디바이스(17)를 개략적으로 예시한다. RF 디바이스(17)는 도 1에 예시된 바와 같이 SoI 기판(1) 상에 또는 내에, 특히 Si 층(11)에 배열된다. 제1 및 제2 실시예에서와 동일한 제3 실시예의 특징부들은 동일한 참조 부호를 지니며, 이들에 대한 상기 설명이 참조된다. 대안으로서, 도 2에 예시된 바와 같은 SoI 기판(13)이 사용될 수 있다.
RF 디바이스(17)는 2개의 구조들, 여기서는 19a, 19b 사이의 최소 거리 d를 갖는 복수의 전기적으로 절연된 디바이스 구조들(19a, 19b, 19c)을 포함한다. RF 신호가 디바이스 구조(19b)를 통과하는 경우, 기생 신호들(21)은 SoI 기판을 통과한다. 본 발명에 따르면, 이들의 영향은 제1 및 제 2 실시예에 대해 앞서 상세히 설명된 바와 같이 관통 층(5) 및 패시베이션 층(7)에 의해 감소된다.
본 발명의 이러한 실시예에 따르면, 두께 d'는 RF 디바이스(17)의 거리 d의 10배, 특히 5배를 초과하지 않도록 선택된다. 이러한 경우, RF 기생 신호들(21)은 이의 더 높은 비저항을 갖는 침투 층(5)에만 도달할 수 있고 더 양호한 전도성 Si 지지 기판(3)을 통과하지 않는다.
도 4는 본 발명의 제4 실시예, 즉, 본 발명의 제1 또는 제2 실시예에 따른 반도체 온 절연체 기판을 제조하는 제1 방법을 예시한다. 또한, 제1 내지 제3 실시예들에서와 동일한 제4 실시예의 특징부들은 동일한 참조 부호를 지니며, 이들에 대한 상기 설명이 참조된다.
단계 a)는 약 20 내지 25 ppma의 정규의 격자간 산소 함량(Oi)을 갖는 표준 Si 기판(3)을 제공하는 단계를 포함한다. 이러한 타입의 기판은 반도체 산업에서 통상적으로 사용된다.
단계 b) 동안, 먼저 단결정 Si 층인 침투 층(5)이 Si 지지 기판(3) 상에서 호모에피택셜 성장된다. 성장 조건들은 5 내지 ppma 산소 농도의 더 낮은 Oi 함량이 달성되도록 선택된다. 따라서, Si 지지 기판(3)이 에피택셜 층에서 획득되는 것에 비해 적어도 2000 Ωm 이상, 특히 3000 Ωm의 더 높은 비저항이 획득될 수 있다.
에피택셜 성장에 후속하여, 그 다음, 성장 조건들이 변경되어, 패시베이션 층(7)에 대응하는 다결정 층이 획득된다.
2개의 층들(5 및 7)의 두께(d")는 층들(5, 7 및 9)의 두께(d')를 달성하기 위한 실시예들 1 내지 3에 대해 전술한 파라미터들에 따라 결정된다.
대안에 따르면, 단계 b)는 단계 b')에 의해 대체될 수 있으며, 그 동안 침투 층(5)과 패시베이션 층(7) 둘 모두의 역할을 동시에 수행하는 개질된 패시베이션 층(15)이 다결정 층으로서 Si 지지 기판(3) 상에서 직접 성장된다.
단계 c)는 예를 들어, 본 기술분야에 공지된 바와 같이 이온 주입에 의해 달성되는 Si 도우너 기판(25)에 실리콘 이산화물 층(27) 및 미리 결정된 분리 영역(29)을 갖는 Si 도우너 기판(25)을 포함하는 도우너 기판(23)을 준비하는 단계를 포함한다.
단계 d) 동안, 도우너 기판(23)은, 예를 들어, 결합에 의해, 실리콘 이산화물 층(27)의 표면을 통해 제1 대안의 패시베이션 층(7)의 표면에 또는 제2 대안의 개질된 패시베이션 층(15)에 부착된다.
단계 e) 동안, 미리 결정된 분리 영역(29)에서 분리를 달성하기 위해 분리 처리, 예를 들어 열처리가 수행되고, 이에 따라 Si 도우너 기판(23)의 Si 층(31) 및 실리콘 이산화물 층(27)을 제1 대안의 패시베이션 층(7) 상에 또는 제2 대안의 개질된 패시베이션 층(15)에 전사한다. 따라서, 층(27)은 매립된 산화물 층(9)에 대응하고, 층(31)은 제1 및 제2 실시예의 반도체 상단 층에 대응한다.
이러한 방법을 사용하여, 제1 실시예에 따른 SoI 기판(1) 또는 제2 실시예에 따른 SoI 기판(13)이 획득될 수 있다. 그 다음, 이러한 기판은 예를 들어, CMOS 공정 단계들을 사용하여 RF 디바이스들의 제조에 사용될 수 있다.
도 5는 본 발명의 제5 실시예, 즉, 본 발명에 따른 반도체 온 절연체 기판을 제조하는 대안적인 방법을 예시한다. 도 5에 예시된 방법은 제1 실시예에 따른 SoI 기판(1)을 제조하기에 적합하다. 제1 실시예에서와 동일한 제5 실시예의 특징부들 및 제4 실시예에 따른 방법은 동일한 참조 부호를 지니며, 이들에 대한 상기 설명이 참조된다.
단계 a)는 이에 따라 정규의 격자간 산소 함량 및 정규의 비저항을 갖는 표준 Si 지지 기판(3), 예를 들어, Si 웨이퍼를 제공하는 단계, 및 5 내지 10 ppma의 Oi 함량 및 2000 Ωm 초과, 특히 3000 Ωm 초과의 비저항을 갖는 낮은 격자간 산소 함량 Si 기판(33), 예를 들어, 낮은 Oi Si 웨이퍼를 제공하는 단계를 포함한다.
단계 b)는 예를 들어, 결합에 의해, Si 지지 기판(3)을 낮은 Oi Si 기판(33)에 부착하는 단계를 포함한다.
단계 c) 동안, 낮은 Oi Si 기판(33)은 전술한 바와 같이 원하는 두께의 침투 층(5)을 획득하기 위해 에치 백된다.
그 다음, 단계 d)는 통상적으로 200 내지 2500 nm의 두께로 관통 층(5) 위에 다결정 Si 패시베이션 층(7)을 성장시키는 단계를 포함한다.
대안에 따르면, 낮은 격자간 산소 함량의 Si 기판(33)이 다결정 성질인 경우, 단계 c)의 에치 백은 패시베이션 층(7) 및 침투 층(5)의 역할을 동시에 수행하는 개질된 패시베이션 층을 획득하기 위해 사용될 수 있다. 그 다음, 이러한 대안에서, 단계 d)는 실현되지 않는다.
단계 e)는 예를 들어, 본 기술분야에 공지된 바와 같이 이온 주입에 의해 달성되는 Si 도우너 기판(25)에 실리콘 이산화물 층(27) 및 미리 결정된 분리 영역(29)을 갖는 Si 도우너 기판(25)을 포함하는 도우너 기판(23)을 준비하는 단계를 포함한다.
단계 f) 동안, 도우너 기판(23)은, 예를 들어, 결합에 의해, 실리콘 이산화물 층(27)의 표면을 통해 패시베이션 층(7)의 표면에 부착된다.
단계 g) 동안, 미리 결정된 분리 영역(29)에서 분리를 획득하기 위해 분리 처리, 예를 들어 열처리가 수행되고, 이에 따라 Si 도우너 기판(23)의 Si 층(31) 및 실리콘 이산화물 층(27)을 패시베이션 층(7) 상에 전사한다. 따라서, 층(27)은 매립된 산화물 층(9)에 대응하고, 층(31)은 제1의 반도체 상단 층(11)에 대응한다. 따라서, 제1 실시예에 따른 SoI 기판(1)이 획득된다.
도 6은 본 발명의 제6 실시예, 즉, 본 발명에 따른 반도체 온 절연체 기판의 침투 층의 두께를 선택하는 방법을 예시한다. 선택은 본 발명에 따른 SoI 기판(1, 13) 상에 또는 내에 제조될 RF 디바이스들에 의존한다. 이하에서 사용되는 참조 부호들은 이미 전술한 바와 같고 동일한 참조 부호를 지니는 특징부들과 관련된다.
제1 단계 a)는 상이한 두께들의 침투 층(5)을 복수의 반도체 온 절연체 기판들(1)에 제공하는 단계를 포함한다. 두께들은, 매립된 산화물 층(9), 패시베이션 층(7) 및 침투 층(5)의 전체 두께가 함께 약 3 ㎛ 내지 약 30 ㎛ 범위로 유지되도록 선택된다. 이는 제2 실시예에 따른 SoI 기판(13) 및 개질된 패시베이션 층(15)에 대해서도 적용된다.
다음 단계 b)에서, RF 디바이스(17)와 같은 무선 주파수 디바이스들은 반도체 절연체 기판들(1, 13) 상에 또는 내에 형성된다. 상이한 침투 층(5) 두께들을 갖는 상이한 SoI 기판들 중 각각의 하나에 대해, 동일한 제조 공정을 사용하는 동일한 RF 디바이스들(17)이 제조될 것이다.
후속적으로 단계 c) 동안, 기생 RF 신호들의 침투 깊이는, 기준 신호가 구조(19b)를 통과하는 경우 이웃 RF 디바이스 구조들(예를 들어, 19a 또는 19c)에서 기생 신호를 결정함으로써 결정된다. 대안적으로, 기생 신호의 감쇠가 또한 결정될 수 있다.
마지막으로, 단계 d)에 따르면, 기생 RF 신호가 기껏해야 침투 층(5)(또는 개질된 패시베이션 층(15))까지 침투하는 침투 층(5)(또는 개질된 패시베이션 층(15))의 두께를 갖는 반도체 온 절연체 기판(1 또는 13)이 선택된다. 조건을 충족하는 SoI 기판들(1 또는 13) 중에서, 가장 얇은 침투 층(5)(또는 가장 얇은 개질된 패시베이션 층(15))을 갖는 것은 최적화된 두께 파라미터들을 갖는 것이다.
이러한 피드백 루프에 후속하여, 그 다음, 침투 층(5) 또는 개질된 패시베이션 층(15)의 최적화된 두께를 갖는 SoI 기판들(1 또는 13)의 대량 생산이 시작될 수 있다.
상기 실시예들에서, 반도체 층(11)은 실리콘 및 SiO2의 매립된 산화물 층으로 제조되었다. 추가적인 변형들에 따르면, SiGe 또는 GaAs와 같은 다른 적절한 재료들이 또한 사용될 수 있다. 다결정 Si 대신에, 다른 전하 트래핑 층들이 또한 패시베이션 층(7)에 사용될 수 있다.

Claims (12)

  1. 반도체 온 절연체 기판으로서,
    실리콘 지지 기판(3) 위의 반도체 상단 층(11), 매립된 산화물 층(9) 및 패시베이션 층(7)을 포함하며,
    상기 패시베이션 층(7)과 상기 실리콘 지지 기판(3) 사이에 침투 층(5)이 제공되고,
    상기 침투 층(5)은,
    상기 실리콘 지지 기판(3)보다 높은 비저항(resistivity)을 갖고 상기 실리콘 지지 기판(3)보다 낮은 격자간 산소 함량(interstitial oxygen content)을 갖는, 실리콘 층이며,
    상기 패시베이션 층(7)은 다결정 층이고, 상기 침투 층(5)은 단결정 층인,
    반도체 온 절연체 기판.
  2. 제1항에 있어서,
    상기 침투 층(5)은,
    15 ppma 미만의 격자간 산소 함량을 갖는,
    반도체 온 절연체 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 침투 층(5)은,
    2000 Ωm 이상의 비저항을 갖는,
    반도체 온 절연체 기판.
  4. 제1항 또는 제2항에 있어서,
    상기 매립된 산화물 층(9), 상기 패시베이션 층(7) 및 상기 침투 층(5)의 두께의 합은, 3 ㎛ 내지 30 ㎛인,
    반도체 온 절연체 기판.
  5. 제1항 또는 제2항에 따른 반도체 온 절연체 기판 상에 및/또는 내에 제공되는, 서로의 사이에 최소 거리 d를 갖는 전기적으로 절연된 디바이스 구조들(19a, 19b, 19c)을 갖는 무선 주파수 디바이스로서,
    상기 패시베이션 층(7)과 상기 침투 층(5)의 두께(cT)의 합은, RF 신호들이 상기 침투 층(5)까지만 도달하도록 선택되는 것을 특징으로 하는,
    무선 주파수 디바이스.
  6. 제5항에 있어서,
    상기 매립된 산화물 층(9), 상기 패시베이션 층(7) 및 상기 침투 층(5)의 두께의 합이, 상기 거리 d의 10 배를 초과하지 않도록 되는,
    무선 주파수 디바이스.
  7. 제1항 또는 제2항에 따른 반도체 온 절연체 기판을 제조하기 위한 방법으로서,
    상기 침투 층은 상기 실리콘 지지 기판 상에 에피택셜 성장되고, 상기 반도체 상단 층 및 상기 매립된 산화물 층은 층 전사 공정(layer transfer process)에 의해 상기 패시베이션 층 상에 전사되는,
    반도체 온 절연체 기판을 제조하기 위한 방법.
  8. 제1항 또는 제2항에 따른 반도체 온 절연체 기판을 제조하기 위한 방법으로서,
    상기 침투 층은 층 전사 방법에 의해 상기 실리콘 지지 기판 상에 전사되는,
    반도체 온 절연체 기판을 제조하기 위한 방법.
  9. 제5항에 따른 무선 주파수 디바이스를 제조하기 위한 방법으로서,
    상이한 두께의 침투 층을 포함하는 복수의 반도체 온 절연체 기판들을 제공하는 단계,
    상기 복수의 반도체 온 절연체 기판들 상에 또는 내에 무선 주파수 디바이스들을 형성하는 단계,
    상기 복수의 반도체 온 절연체 기판들에서 RF 신호들의 침투 깊이를 결정하는 단계,
    상기 RF 신호들이 침투 층까지만 도달하도록 하는 두께를 가지는 침투 층을 포함하는 반도체 온 절연체 기판을 선택하는 단계를 포함하는,
    무선 주파수 디바이스를 제조하기 위한 방법.
  10. 삭제
  11. 삭제
  12. 삭제
KR1020187030528A 2016-03-31 2017-03-30 Rf 애플리케이션들을 위한 반도체 온 절연체 기판 KR102172705B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1652782A FR3049763B1 (fr) 2016-03-31 2016-03-31 Substrat semi-conducteur sur isolant pour applications rf
FR1652782 2016-03-31
PCT/EP2017/057614 WO2017167923A1 (en) 2016-03-31 2017-03-30 Semiconductor on insulator substrate for rf applications

Publications (2)

Publication Number Publication Date
KR20180127436A KR20180127436A (ko) 2018-11-28
KR102172705B1 true KR102172705B1 (ko) 2020-11-02

Family

ID=56511678

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187030528A KR102172705B1 (ko) 2016-03-31 2017-03-30 Rf 애플리케이션들을 위한 반도체 온 절연체 기판

Country Status (8)

Country Link
US (3) US10886162B2 (ko)
JP (1) JP6657516B2 (ko)
KR (1) KR102172705B1 (ko)
CN (1) CN109075120B (ko)
DE (1) DE112017001617T5 (ko)
FR (1) FR3049763B1 (ko)
TW (1) TWI720161B (ko)
WO (1) WO2017167923A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3049763B1 (fr) * 2016-03-31 2018-03-16 Soitec Substrat semi-conducteur sur isolant pour applications rf
CN110178211B (zh) * 2016-10-26 2022-12-13 环球晶圆股份有限公司 具有增强电荷俘获效率的高电阻率绝缘体上硅衬底
FR3079662B1 (fr) * 2018-03-30 2020-02-28 Soitec Substrat pour applications radiofrequences et procede de fabrication associe
WO2020072212A1 (en) * 2018-10-01 2020-04-09 Applied Materials, Inc. Method of forming an rf silicon on insulator device
TWI815970B (zh) * 2018-11-09 2023-09-21 日商日本碍子股份有限公司 壓電性材料基板與支持基板的接合體、及其製造方法
FR3103631B1 (fr) 2019-11-25 2022-09-09 Commissariat Energie Atomique Dispositif électronique integré comprenant une bobine et procédé de fabrication d’un tel dispositif
CN110890418B (zh) * 2019-12-02 2021-11-05 中国科学院上海微系统与信息技术研究所 一种具有双埋氧层的晶体管结构及其制备方法
FR3104322B1 (fr) * 2019-12-05 2023-02-24 Soitec Silicon On Insulator Procédé de formation d'un substrat de manipulation pour une structure composite ciblant des applications rf
JP7392578B2 (ja) * 2020-06-05 2023-12-06 信越半導体株式会社 高周波半導体装置の製造方法及び高周波半導体装置
FR3119046B1 (fr) * 2021-01-15 2022-12-23 Applied Materials Inc Substrat support en silicium adapte aux applications radiofrequences et procede de fabrication associe
TWI761255B (zh) * 2021-07-08 2022-04-11 環球晶圓股份有限公司 晶圓及晶圓的製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168308A (ja) 1999-09-30 2001-06-22 Canon Inc シリコン薄膜の製造方法、ｓｏｉ基板の作製方法及び半導体装置
US20120084290A1 (en) 2007-06-12 2012-04-05 Kana Software, Inc. Organically ranked knowledge categorization in a knowledge management system
US20120238070A1 (en) 2011-03-16 2012-09-20 Memc Electronic Materials, Inc. Methods for producing silicon on insulator structures having high resistivity regions in the handle wafer
JP2013513234A (ja) 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
US20130196493A1 (en) 2012-02-01 2013-08-01 International Business Machines Corporation Silicon-on-insulator substrate and method of forming
US20140084290A1 (en) 2011-03-22 2014-03-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Manufacturing method for a semiconductor on insulator type substrate for radiofrequency applications
WO2015112308A1 (en) 2014-01-23 2015-07-30 Sunedison Semiconductor Limited High resistivity soi wafers and a method of manufacturing thereof
WO2016036792A1 (en) 2014-09-04 2016-03-10 Sunedison Semiconductor Limited Method of manufacturing high resistivity silicon-on-insulator substrate

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002084728A1 (en) * 2001-04-11 2002-10-24 Memc Electronic Materials, Inc. Control of thermal donor formation in high resistivity cz silicon
US7844149B2 (en) * 2007-01-12 2010-11-30 Jds Uniphase Corporation Humidity tolerant electro-optic device
US7883990B2 (en) * 2007-10-31 2011-02-08 International Business Machines Corporation High resistivity SOI base wafer using thermally annealed substrate
FR2999801B1 (fr) * 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
FR3049763B1 (fr) * 2016-03-31 2018-03-16 Soitec Substrat semi-conducteur sur isolant pour applications rf

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168308A (ja) 1999-09-30 2001-06-22 Canon Inc シリコン薄膜の製造方法、ｓｏｉ基板の作製方法及び半導体装置
US20120084290A1 (en) 2007-06-12 2012-04-05 Kana Software, Inc. Organically ranked knowledge categorization in a knowledge management system
JP2013513234A (ja) 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
US20150171110A1 (en) 2009-12-04 2015-06-18 Soitec Method for manufacturing a semiconductor on insulator structure having low electrical losses
US20120238070A1 (en) 2011-03-16 2012-09-20 Memc Electronic Materials, Inc. Methods for producing silicon on insulator structures having high resistivity regions in the handle wafer
US20140084290A1 (en) 2011-03-22 2014-03-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Manufacturing method for a semiconductor on insulator type substrate for radiofrequency applications
US20130196493A1 (en) 2012-02-01 2013-08-01 International Business Machines Corporation Silicon-on-insulator substrate and method of forming
WO2015112308A1 (en) 2014-01-23 2015-07-30 Sunedison Semiconductor Limited High resistivity soi wafers and a method of manufacturing thereof
WO2016036792A1 (en) 2014-09-04 2016-03-10 Sunedison Semiconductor Limited Method of manufacturing high resistivity silicon-on-insulator substrate

Also Published As

Publication number Publication date
DE112017001617T5 (de) 2018-12-20
JP6657516B2 (ja) 2020-03-04
KR20180127436A (ko) 2018-11-28
FR3049763B1 (fr) 2018-03-16
US20210057269A1 (en) 2021-02-25
CN109075120A (zh) 2018-12-21
CN109075120B (zh) 2023-04-07
US20190115248A1 (en) 2019-04-18
US11626319B2 (en) 2023-04-11
US20230238274A1 (en) 2023-07-27
FR3049763A1 (ko) 2017-10-06
JP2019514202A (ja) 2019-05-30
WO2017167923A1 (en) 2017-10-05
TW201803015A (zh) 2018-01-16
TWI720161B (zh) 2021-03-01
US10886162B2 (en) 2021-01-05

Similar Documents

Publication Publication Date Title
KR102172705B1 (ko) Rf 애플리케이션들을 위한 반도체 온 절연체 기판
JP6344271B2 (ja) 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法
KR101379885B1 (ko) 반도체 온 절연체형 기판을 위한 베이스 기판의 제조 방법
KR102559594B1 (ko) 가공된 기판에 통합된 무선 주파수 디바이스
US7524740B1 (en) Localized strain relaxation for strained Si directly on insulator
US20220301847A1 (en) Support for a semiconductor structure
CN109155276B (zh) 用于半导体结构的支撑件
US7294540B2 (en) Method for manufacturing a nitride based semiconductor device
KR20150000386A (ko) 응력 변형된 반도체 구조물 형성 방법
TWI741217B (zh) 複合半導體基底、半導體裝置及其製造方法
US9305781B1 (en) Structure and method to form localized strain relaxed SiGe buffer layer
JP6070487B2 (ja) Ｓｏｉウェーハの製造方法、ｓｏｉウェーハ、及び半導体デバイス
TWI751352B (zh) 集成射頻元件用底材及其製作方法
US20200105575A1 (en) Method of forming an rf silicon on insulator device
TW202147400A (zh) 用於製作射頻應用之絕緣體上半導體底材之方法
JP2689946B2 (ja) 赤外線検出器の製造方法
KR20110079309A (ko) 이미지 센서 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant