CN109155276B - 用于半导体结构的支撑件 - Google Patents

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Abstract

本发明涉及一种用于半导体结构的支撑件(1)，该支撑件在基础衬底(3)上包括电荷俘获层(2)。俘获层(2)由多晶主层(2a)和插在主层(2a)内或主层(2a)与基础衬底(3)之间的至少一个中间多晶层(2b)构成，所述至少一个中间多晶层由硅碳合金或碳组成，中间层(2b)的电阻率高于1000ohm.cm。

Description

用于半导体结构的支撑件
技术领域
本发明涉及一种用于半导体结构的支撑件。
背景技术
集成器件通常被形成在衬底上，所述衬底主要用作在集成器件的制造期间的支撑件。然而，这些器件的集成程度和预期性能的提高使器件的性能与在上面形成装置的衬底的特性越来越紧密的耦合。对于处理具有具体在电信领域(电话、Wi-Fi、蓝牙等)中发现其应用的大约3kHz至300GHz之间的频率的信号的RF装置特别是这种情况。
通过器件/衬底耦合的示例，从高频信号发出的电磁场在集成器件中传播，进入衬底的深度并与位于其中的任何电荷载流子相互作用。结果是通过耦合损失的信号的一些能量的不必要消耗和部件之间通过串扰的可能影响。根据耦合的第二示例，衬底载流子可能引起不期望的谐波的生成，该谐波可能干扰在集成器件中传播的信号并使信号的质量劣化。
当所使用的衬底在支撑体与在其中或上面形成集成器件的有用层之间包括绝缘体的埋层时，这些现象尤其可观察到。绝缘体中俘获的电荷导致在该绝缘层下方在支撑件中积累具有互补符号的电荷以形成导电平面。在该导电平面中，移动电荷易于与由有用层的成分生成的电磁场强烈地相互作用。
为了防止或限制该现象，已知在埋设的绝缘层体与支撑件之间、在绝缘体正下方插入电荷俘获层(例如，1微米至5微米的多晶硅层)。形成多晶的晶粒的连接然后形成电荷载流子的陷阱，这些电荷可能源于俘获层本身或来自下面的支撑件。由此，防止绝缘体下方的导电平面的出现。
器件/衬底耦合然后取决于电磁场与支撑件中的移动电荷之间的相互作用的强度。这些电荷的密度和/或移动性取决于支撑件的电阻率。
在衬底的电阻率相对大(并且因此相对低的电荷密度)(大于1000ohm.cm)时，1至5微米厚的俘获层可以适于限制器件/衬底耦合。以这种方式，保持了信号的完整性并且因此保持了有用层中的集成器件的射频性能。
另一方面，在衬底的电阻率低，低于1000ohm.cm时或在集成器件的预期性能高时，将期望能够形成非常厚的俘获层(厚度大于5微米或甚至大于10或15微米)，以便将电荷移动的区域更深地推入到衬底中。由此，可以防止与非常深入地传播的电磁场的相互作用，并且进一步提高有用层的集成器件的性能。
然而，已经观察到，大于5微米的俘获层的厚度不导致预期的性能提高。
文献US 2015/0115480公开了一种衬底，该衬底包括用于半导体结构的支撑件，该支撑件被设置有俘获层，该俘获层由硅、硅锗、碳化硅和/或锗的多晶或非晶层的堆形成。这些层被钝化，也就是说，它们的界面由诸如硅氧化物或硅氮化物层的精细的绝缘层构成。这种钝化根据该文献通过在这些层的制造期间将这些层的自由表面暴露到富氧或富氮的环境来获得。
根据该文献，俘获层的多层结构使得可以在衬底例如在其制造或集成器件在该衬底上的制造期间暴露到非常高的温度时防止多晶俘获层的重结晶现象。在俘获层重结晶(即使部分)时，影响衬底以及将在衬底上形成的集成器件的RF性能，这当然是不期望的。
然而，该文献所提出的支撑件不完全令人满意。
首先，该文献设想形成的精细的钝化绝缘层通常不在温度上稳定，特别是在该绝缘体为二氧化硅的时候。将支撑件暴露到高温可能导致多晶层中的氧化分解，并且导致钝化层的消失。俘获层然后易于在支撑件的高温处理继续时重结晶。
如果这些绝缘钝化层被形成有足够的厚度来确保在温度下的稳定性，那么它们对存在于支撑件中和堆的层中的电荷的扩散形成势垒。在堆的层的阱全部充满载流子时，后者保持限定在层中并且在内部累积，并且无法朝向在堆的其他层中可用的其他阱驱动。因此，使衬底的RF性能损坏。
另外，在相对厚的绝缘钝化层中俘获的电荷导致在所述绝缘钝化层的表面下方形成导电平面，这再现了在SOI结构的埋设的氧化层下方观察的现象，先前描述了该现象。俘获层的多晶结构仅可以部分补偿该量的另外电荷。再次，从而使衬底的RF性能损坏。
本发明的主题
本发明目的在于克服前面提及的缺陷中的所有或一些。
发明内容
为了实现这些目的中的一个，本发明的一个主题提供了一种用于半导体结构的支撑件，该支撑件包括被设置在基础衬底上的电荷俘获层。根据本发明，俘获层由多晶主层和插在主层中或主层与基础衬底之间的至少一个中间层构成，所述至少一个中间层由硅碳合金或碳组成，中间层具有大于1000ohm.cm的电阻率。
以这种方式，俘获层在温度上稳定，没有现有技术的绝缘钝化层的缺陷。
根据单独或以任何技术上可实现的组合进行的本发明的其他优点和非限制性特征：
●基础衬底具有大于1000ohm.cm的电阻率；
●俘获层具有大于10微米的厚度；
●支撑件包括1至10个中间层；
●多晶主层由尺寸由具有在100nm至1000nm之间的尺寸的硅晶粒构成；
●各中间层具有小于10nm或5nm的厚度；
●支撑件在电荷俘获层上包括绝缘层；
●一个或多个多晶中间层由具有多于5％的碳的硅碳合金(诸如，碳化硅)组成。
本发明的主题还涉及是一种半导体结构，该半导体结构包括这种支撑件、该支撑件上的绝缘层以及绝缘层上的有用层。有用层可以包含至少一个部件。
最后，本发明的主题涉及一种用于制造半导体结构的方法，该方法包括以下步骤：
a.提供如前面所述的支撑件；
b.在该支撑件上形成半导体结构。
形成步骤b可以包括将有用层转移到支撑件上。
有用层可以包括至少一个集成器件。
附图说明
本发明的其他特征和优点将从本发明的遵循参照附图的详细描述显露出来，在附图中：
图1示意性地示出了根据本发明的用于半导体结构的支撑件；
图2示出了多晶层的厚度与该层的表面上的晶粒的平均尺寸之间存在的关系；
图3示出了包括根据本发明的支撑件的绝缘体上半导体类型的衬底。
具体实施方式
图1示意性地示出了根据本发明的用于半导体结构的支撑件。支撑件1可以采取标准化尺寸(例如，直径为200mm或300mm，或甚至450mm)的圆晶片的形式。然而，本发明决不限于这些尺寸或该形式。
由此，在半导体结构是完成或半完成集成器件的情况下，支撑件1将采取具有矩形或正方形纵截面的材料块的形式，该纵截面的尺寸(从几毫米到几厘米)与集成器件的尺寸对应。
支撑件1包括基础衬底3，该基础衬底通常为几百微米的厚度。优选地且特别是在支撑件1旨在接纳预期RF性能高的半导体结构时，基础衬底具有大于1000ohm.cm并且甚至更优选地大于3000ohm.cm的高电阻率。由此，限制易于在基础衬底中移动的电荷、空穴或电子的密度。然而，本发明不限于具有这种电阻率的基础衬底，并且在基础衬底具有大约几百欧姆.厘米或更小的更平常电阻率时还获得RF性能方面的优点。
由于可用性和成本的原因，基础衬底优选地由硅制成。它例如可以为具有小间隙氧含量的CZ衬底，如本身周知的，这种衬底具有可以大于1000ohm.cm的电阻率。基础衬底另选地可以由另一种材料形成：它例如可以是蓝宝石、碳化硅等。
支撑件1还包括俘获层2，该俘获层与基础衬底3直接接触。如以上在对本申请的介绍的细节中提及的，俘获层的功能是俘获存在于支撑件1中的任何电荷载流子并且限制它们的移动性。在设置有发射穿过支撑件的电磁场的半导体结构的支撑件1因此易于与这些电荷相互作用时特别是这种情况。
根据本发明，俘获层2包括多晶主层2a。
出于已经提及的可用性和成本的相同原因，主层2a优选地由多晶硅制成。然而，它可以由另一种半导体和多晶材料形成或包括由另一种半导体和多晶材料制成的一部分(例如，图1中的层2的部分2a)。它例如可以是锗、硅锗等的情况。
在所有情况下，主层2a具有超过3000ohm.cm的高电阻率。为此，主层2a不特意掺杂，也就是说，它具有小于每立方厘米10E14个原子的掺杂浓度。为了提高主层的电阻率特性，主层可以富氮或富碳。
俘获层2还包括插在主层2a中或主层2a与基础衬底3之间的至少一个中间层，所述至少一个中间层由硅碳合金或碳组成，中间层具有超过1000ohm.cm的电阻率。这些是在温度下非常稳定的材料，也就是说，即使在被暴露到超过常用于制造半导体结构的温度(500°至1300°)的非常高的温度，这些材料也保持它们的微观结构和宏观结构。如在下文中将更详细描述的，可以通过沉积硅和碳或通过表面碳化来形成构成中间层的硅碳合金或碳。中间层本质上通常是多晶的，但是当它通过结晶基础衬底3的碳化而被形成时，它可以具有结晶或部分结晶的性质。
根据本发明，俘获层2由主层2a和至少一个中间层2b组成。没有提供结合其他层(特别是电绝缘层)，这可能改变所提出的俘获层的有利特性。
通过将至少一个中间层2b插入到多晶主层2a中或在该层下方，形成在温度下稳定的堆，这在支撑件1可能经受的任何热处理期间防止多晶主层2a的重结晶。
因为它们是电阻半导体材料的情况，所以克服了与绝缘材料的使用有关的缺点。另外，它们的电阻率和多晶性有助于与主层2a中发生的类似地在层2中俘获电荷。
在支撑件1包括多个中间层2b时，它们可以具有相同性质或不同性质，该性质保持选自前面提及的材料的列表。
因此，在基础衬底上由主层2a和至少一个中间层2b构成的俘获层2形成在温度下稳定的用于半导体结构的支撑件，也就是说，几乎不遭受重结晶并且有效俘获电荷载流子。实际上，它具有对于电荷来说可进入的非常高密度的阱。
另外，通过将至少一层2b这样插入到主层2a中，出人意料地观察到可以形成具有大于2微米的厚度的俘获层2，这提高了支撑件的RF性能。
该特性参照以下描述的图2来例示。在标准CZ硅衬底上，形成根据现有技术并且具有增大厚度的多晶硅层。对于这些层中的每个，并且在它们的表面上，通过SEM(扫描电子显微镜)成像记录多晶体的晶粒的平均尺寸。
图2中的曲线图(以黑色方块的形式)示出了多晶层的厚度(在x轴上，且单位为微米)与该层的表面上的晶粒的平均尺寸(在y轴上，且单位为纳米)之间存在的关系。观察到，层越厚，晶粒的尺寸越大。
可能需要厚俘获层来将剩余的电荷载流子区域更深地推入到支撑件中。然而，这如可以看到的导致俘获层的表面上的晶粒的尺寸增大。该表面旨在被放置在半导体结构的正下方，因此易于遭受强磁场。因此，半导体结构的RF性能将对该表面处及其邻近的电荷载流子的行为非常敏感。
然而，晶粒尺寸的增大以两种方式引起问题。首先，较大晶粒导致较小的晶粒连接密度。这些连接形成俘获载流子的主要地带，并且降低了阱的密度。
此外，晶粒还形成位于其中的、用于电荷载流子的限制空间。在例如集成器件的量级的大晶粒中，从器件来看，电荷如在无缺陷材料中表现。
在俘获层的多晶体的晶粒较大时，这两个方面组合来降低支撑件的RF性能。
补充研究已经示出，晶粒的尺寸必须优先地在100nm(在100nm以下，不再确保它们的热稳定性，存在它们将在温度下重结晶的风险)到1000nm(在1000nm以上，影响支撑件的RF性能)之间。从未能够针对厚度大于大约5微米的俘获层且在其整个厚度上获得该晶粒特性。
在与先前示例的基础衬底相同的基础衬底上，形成大约八微米的多晶硅的中间层。在该层的中途，形成1nm的碳化硅多晶层。多晶硅层的表面上的晶粒尺寸被测量为大约800nm。
在第二基础衬底上，形成大约13微米的多晶硅层。五个80nm的碳化硅层被均匀地插入多晶层中。该层的表面上的晶粒的尺寸被测量为大约800nm。
在第三基础衬底上，形成大约13微米的多晶硅层。十一个40nm厚的碳化硅层被均匀地插入多晶层中。该层的表面上的晶粒尺寸被测量为大约125nm。
图2中的曲线图中示出了三个测量结果，并且所述三个测量结果在该曲线图中分别被标记为A、B、C。
在该图上非常明显的是，插入中间层使得能够控制晶粒的尺寸在俘获层的厚度中的变化，并且即使对于大于5或10微米的层厚，也可以获得具有在100至1000纳米之间的尺寸的晶粒。
根据这些结果的解释的(非限制性)假设，由硅碳合金组成的一个中间层(或多个中间层)在晶格参数上与主层的多晶硅具有较大差异(中间层的晶格参数小于主层的晶格参数)；由此，产生非常大密度的晶体缺陷，并且多晶硅层与中间层之间的外延关系在其生长期间丢失。中间层下的主层的特定多晶结构丢失，并且不在主层的中间层周围的部分中再现。
这些观察使得能够创建根据本发明的俘获层2的有利特征。
由此，俘获层可以有利地包括1至10个中间层。由此可以在不形成过度复杂且昂贵的堆的情况下控制俘获层2a中的晶粒的尺寸，即使对于大于5微米并且甚至大于10微米的大厚度的俘获层2。
优选地，由硅碳合金形成或由碳形成的各中间层2b的晶格参数小于形成主层2a的材料(或多种材料)的晶格参数。
有利地，主层2a的位于两个连续中间层2b之间的部分的厚度可以在0.2至2.5微米之间。由此，防止晶粒在该部分的顶部中变得太大。
俘获层2可以具有大于2微米或甚至大于10微米的厚度。不管其厚度是大于还是小于这些限制，主层2a都可以由具有在100至1000纳米之间的尺寸的晶粒组成。然后，获得具有相对于利用根据现有技术的支撑件可以获得的性能提高很多的RF性能的支撑件1。
形成一个或多个中间层的、硅碳合金或碳可以具有与形成主层2a的材料非常不同的热膨胀系数。在这种情况下，优选的是例如将它们的厚度限于小于10或5nm。这样，避免在支撑件1经受高温时在支撑件1中产生应力。
硅碳合金可以为碳化硅或掺杂碳的硅。优选地，掺杂碳的硅具有多于5％的碳。
最后并且如图1所示，支撑件可以具有在俘获层2正上的绝缘层4。可选的该绝缘层4可以促进支撑件1与半导体结构的组装。
制造根据本发明的支撑件1是特别简单的并且可用工业的标准沉积设备实现。
根据示例，提供基础衬底3，该基础衬底被放置在传统沉积室中。如本身所熟知的，可以在沉积之前制备基础衬底3，例如以便从其表面去除自然氧化层。该步骤不是强制性的，并且可以保留该氧化物。事实上，从1至2nm是足够精细的，没有任何绝缘效果(由隧道效应通过该层传导)，因为未来的热处理没有使其通过溶解完全消失。
室使得处于大约1000℃温度的前驱气体流(例如，SiH4)流过它，以便在本情况下增加由多晶硅制成的主层2a。
在该沉积过程中的给定时刻，可以将第二前体气体(例如，C3H8)引入室达一段给定的时间，以形成一个或多个中间层2b。
可以在该时间间隔期间中断第一气体流，以便形成富碳或由碳构成的中间层2b。
另选地，可以在该时间期间维持第一气体流，以便形成由硅碳合金构成的中间层2b。该合金中碳和硅的比例可以通过调节相应前驱体的流来控制。
可以重复该顺序，以形成所寻求的俘获层2，各种流的循环持续时间确定分离连续层2a、2b的厚度。
当希望在主层2a下面设置碳的中间层2b并与基础衬底3接触时，可能优选的是消除可能覆盖该衬底的自然氧化物层。并且可以在不存在第一前驱气体的情况下，在约1000℃的温度下将基础衬底直接暴露于第二前体气体C3H8，以形成碳的中间层2b。如果基础衬底3本身具有结晶性质，则它可具有结晶或部分结晶性质。
为了形成富碳主层的部分2a，还可以提供由多晶硅形成层的该部分，并在富碳气氛(诸如，C3H8)中使该层退火。通过在主层的部分2a的沉积之后将富碳气氛引入室中，该退火步骤可以在沉积设备中原位进行。
无论对于沉积俘获层2做出何种选择，在该沉积阶段结束时，根据本发明的支撑件1是可获得的。支撑件1可以在俘获层2的侧上经受可选的抛光步骤，以提供促进其与半导体结构的组装的光滑表面。
支撑件可以被提供有传统沉积的绝缘层4(例如，硅氧化物或硅氮化物)。还可以对该绝缘体4进行抛光。
如已经提及的，支撑件1的职责是在与俘获层2的同一侧上接纳半导体结构。
该结构可以以多种方式被形成在支撑件1上，但有利地，该形成包括将有用层5转移到支撑件的步骤。
如本身所熟知的，该转移通常通过将供体衬底的一面组装到支撑件1来实现。这可以或可以不提供有绝缘层4。同样，供体衬底可以已经被预先提供有绝缘层6，该绝缘层具有与绝缘层4相同或不同的性质。它例如可以为硅氧化物或硅氮化物。
在该组装步骤之后，减小供体衬底的厚度，以形成有用层5。该减小步骤可以通过机械或化学减薄来执行。它还可以为例如根据Smart CutTM技术的原理的、先前引入到供体衬底中的脆弱区域的断裂的情况。
可以与厚度减小的步骤连接地进行精加工有用层5的步骤，诸如，抛光步骤、还原或中性气氛下的热处理以及牺牲氧化。
在供体衬底是简单衬底(也就是说，不包括任何集成器件)时，由此形成绝缘体上半导体类型的衬底，在该衬底中，有用层5是包括本发明且如图3所示的支撑件的毛坯半导体层(blank semiconductor)。然后可以使用该衬底来形成集成器件。
在已经预先处理供体衬底以在其表面上形成集成器件时，在该方法结束时包括这些器件的有用层5是可获得的。
半导体结构是指集成器件，无论它是否由半导体材料形成。例如，它可以为通常在由诸如钽酸锂的压电材料层上和中产生的表面或体声波类型的器件。
半导体结构还指毛坯器件材料层，无论是否基于半导体材料，并且在所述毛坯器件材料层中可以形成集成器件。

Claims (15)

1.一种用于半导体结构的支撑件(1)，该支撑件包括被设置在基础衬底(3)上的电荷俘获层(2)，其特征在于，所述电荷俘获层(2)由多晶主层(2a)和插在所述多晶主层(2a)内或所述多晶主层(2a)与所述基础衬底(3)之间的至少一个中间层(2b)构成，所述至少一个中间层由硅碳合金或碳组成，所述至少一个中间层(2b)具有大于1000ohm.cm的电阻率。
2.根据权利要求1所述的支撑件(1)，其中，所述基础衬底(3)具有大于1000ohm.cm的电阻率。
3.根据权利要求1或2所述的支撑件(1)，其中，所述电荷俘获层(2)具有大于5或10微米的厚度。
4.根据权利要求1或2所述的支撑件(1)，该支撑件包括1至10个中间层(2b)。
5.根据权利要求1或2所述的支撑件(1)，该支撑件包括所述多晶主层(2a)与所述基础衬底(3)之间的由碳组成的单个中间层(2b)。
6.根据权利要求1或2项所述的支撑件(1)，其中，所述多晶主层(2a)由具有在100nm至1000nm之间的尺寸的硅晶粒构成。
7.根据权利要求1或2所述的支撑件(1)，其中，所述至少一个中间层(2b)中的每一者具有小于10nm或5nm的厚度。
8.根据权利要求1或2所述的支撑件(1)，该支撑件在所述电荷俘获层(2)上包括绝缘层(4)。
9.根据权利要求1或2所述的支撑件(1)，其中，所述至少一个中间层(2b)由具有多于5％的碳的硅碳合金组成。
10.根据权利要求9所述的支撑件(1)，其中，所述至少一个中间层(2b)是碳化硅。
11.一种半导体结构，该半导体结构包括：
根据权利要求1至10中任一项所述的支撑件；
所述支撑件上的绝缘层(4、6)；以及
所述绝缘层上的有用层(5)。
12.根据权利要求11所述的半导体结构，其中，所述有用层(5)包括至少一个集成器件。
13.一种用于制造半导体结构的方法，该方法包括以下步骤：
a.提供根据权利要求1至10中任一项所述的支撑件(1)；以及
b.在所述支撑件(1)上形成所述半导体结构。
14.根据权利要求13所述的方法，其中，在所述支撑件(1)上形成所述半导体结构的步骤包括将有用层(5)转移到所述支撑件。
15.根据权利要求14所述的方法，其中，所述有用层(5)包括至少一个集成器件。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10934634B2 (en) * 2016-04-05 2021-03-02 Sicoxs Corporation Polycrystalline SiC substrate and method for manufacturing same
SG11202011788YA (en) * 2018-07-05 2020-12-30 Soitec Silicon On Insulator Substrate for an integrated radiofrequency device and method for manufacturing same
FR3091011B1 (fr) * 2018-12-21 2022-08-05 Soitec Silicon On Insulator Substrat de type semi-conducteur sur isolant pour des applications radiofréquences
FR3104318B1 (fr) 2019-12-05 2023-03-03 Soitec Silicon On Insulator Procédé de formation d'un support de manipulation à haute résistivité pour substrat composite
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板
CN111979524B (zh) * 2020-08-19 2021-12-14 福建省晋华集成电路有限公司 一种多晶硅层形成方法、多晶硅层以及半导体结构
FR3116151A1 (fr) 2020-11-10 2022-05-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’une structure de piegeage d’un substrat utile
FR3117668B1 (fr) 2020-12-16 2022-12-23 Commissariat Energie Atomique Structure amelioree de substrat rf et procede de realisation
FR3134239A1 (fr) * 2022-03-30 2023-10-06 Soitec Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225196B1 (en) * 1996-07-01 2001-05-01 Nec Corporation High electron mobility transistor and method of fabricating the same
CN1856873A (zh) * 2003-09-26 2006-11-01 卢万天主教大学 制造具有降低的欧姆损耗的多层半导体结构的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864851A (ja) 1994-06-14 1996-03-08 Sanyo Electric Co Ltd 光起電力素子及びその製造方法
US7202124B2 (en) * 2004-10-01 2007-04-10 Massachusetts Institute Of Technology Strained gettering layers for semiconductor processes
JP5201420B2 (ja) * 2007-07-04 2013-06-05 信越半導体株式会社 多層シリコンウェーハの作製法
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US8536021B2 (en) * 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8741739B2 (en) * 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
FR2999801B1 (fr) * 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
US8951896B2 (en) * 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9768056B2 (en) * 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
US9853133B2 (en) * 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
WO2017142849A1 (en) * 2016-02-19 2017-08-24 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a buried high resistivity layer
CN108022934A (zh) * 2016-11-01 2018-05-11 沈阳硅基科技有限公司 一种薄膜的制备方法
US10468486B2 (en) * 2017-10-30 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. SOI substrate, semiconductor device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225196B1 (en) * 1996-07-01 2001-05-01 Nec Corporation High electron mobility transistor and method of fabricating the same
CN1856873A (zh) * 2003-09-26 2006-11-01 卢万天主教大学 制造具有降低的欧姆损耗的多层半导体结构的方法

Also Published As

Publication number Publication date
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