JP5201420B2 - 多層シリコンウェーハの作製法 - Google Patents
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Description
【技術分野】
【０００１】
本発明は、半導体用シリコン単結晶基板においてデバイス動作に悪影響を及ぼす重金属不純物を除去する技術であるゲッタリング方法に関し、高いゲッタリング能力を持った薄層シリコンウェーハを積層してなる多層シリコンウェーハの作製法に関する。
【背景技術】
【０００２】
半導体集積回路等のデバイスの高密度化、高集積化に伴い、デバイス動作の安定化が頓に望まれてきている。特にリーク電流や酸化膜耐圧等の特性値改善は重要な課題である。
【０００３】
しかるに半導体集積回路の製造工程において、望まれざる重金属、例えばＣｕ、Ｆｅ、Ｎｉといった不純物に汚染される可能性が現在においても否定できていない。これらの重金属不純物はシリコン単結晶中に固溶した状態で、前述のリーク電流や酸化膜耐圧特性を著しく劣化させることが広く知られている。
【０００４】
そのためこれら重金属不純物をデバイス動作領域外へ取り除く方法として、種々のゲッタリング技術が開発されてきている。例えばＣＺ法で製造されたシリコン単結晶中に含まれる酸素原子を析出させ、その析出物周囲の歪みに重金属を捕獲するＩＧ（Ｉｎｔｅｒｎａｌ Ｇｅｔｔｅｒｉｎｇ）法や、何らかの元素をデバイス層近傍にイオンインプランテーション（Ｉｏｎ−Ｉｍｐｌａｎｔａｔｉｏｎ）し、故意に発生させた歪みや欠陥層にゲッタリングする方法、シリコンウェーハの裏面に多結晶シリコン膜を形成し、その多結晶粒界の歪みに不純物を捕獲する方法、などがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかるに、マルチチップデバイスのように、デバイス形成層を薄膜化し、その薄膜を何枚も積層堆積させることで高集積化した最近のデバイス構造においては、ゲッタリング層をあらかじめシリコンウェーハの内部あるいは裏面に形成していたとしても、薄膜化の段階で剥離されてしまい、多層構造形成後はゲッタリング能力を失ってしまう。仮に多層構造の最下段位置のウェーハにゲッタリング能力を形成していたとしても、表層近傍不純物をその裏面層にゲッタリングするには、複数のデバイス層を通過させる必要が生じる。
【０００６】
本発明は、このような問題に鑑みてなされたもので、薄膜化されたデバイス層を積み重ねた多層構造のシリコンウェーハにおいて、デバイス層各層それぞれにゲッタリング能力を付加した構造は有効であり、また各薄膜シリコンウェーハに複数のゲッタリング能力を持つ層（以下、単にゲッタリング層という）を付加し、薄膜化する前に余計な不純物をゲッタリング層に集積させ、薄膜化する際にゲッタリング層に捕獲された不純物も同時に除去する方法は後の再汚染の可能性も低減でき、有効であるという知見に基づいて、高いゲッタリング能力を持った薄膜シリコンウェーハを積層してなる多層シリコンウェーハの作製法を提供することを目的とする。さらに、本発明は、複数形成したゲッタリング層のうち少なくとも１層を残存させることで、多層構造に堆積後汚染された元素に対しても、ゲッタリング能力を持たせることができる薄層シリコンウェーハを積層してなる多層シリコンウェーハの作製法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本薄膜シリコンウェーハは、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を１層あるいは複数層形成し、前記半導体シリコンウェーハのデバイス層にデバイスを作製し、当該デバイスの作製後、前記ゲッタリング層を少なくとも１層残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を除去することによって作製され、薄膜化してもゲッタリング能力を有することを特徴とする。
【０００８】
本薄膜シリコンウェーハの作製法は、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を１層あるいは複数層形成する工程と、前記半導体シリコンウェーハのデバイス層にデバイスを作製する工程と、当該デバイスの作製後、前記ゲッタリング層を少なくとも１層残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を除去する工程と、からなり、薄膜化してもゲッタリング能力を有することを特徴とする。
【０００９】
本多層シリコンウェーハ構造は、本薄膜シリコンウェーハの複数枚を積層し、当該積層した各層がそれぞれ個別のデバイスを具備し、前記個別のデバイスを具備する全ての層においてゲッタリング層を直下に有する構造であることを特徴とする。
【００１０】
本多層シリコンウェーハ構造の作製法は、本薄膜シリコンウェーハの複数枚を積層する工程を有し、当該積層した各層がそれぞれ個別のデバイス を具備し、前記個別のデバイスを具備する全ての層においてゲッタリング層を直下に有する多層シリコンウェーハ構造を作製することを特徴とする。
【００１１】
本多層シリコンウェーハは、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を複数層形成し、前記半導体シリコンウェーハのデバイス層にデバイスを作製し、当該デバイスの作製後、前記半導体シリコンウェーハに対してゲッタリング熱処理を施すことによって不純物元素をゲッタリング層に捕獲し、当該ゲッタリング熱処理後、前記複数のゲッタリング層のうち少なくとも１層を残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を不純物元素を含んだままゲッタリング層ごと除去することによって薄膜シリコンウェーハを作製し、この薄膜シリコンウェーハの複数枚を積層させて作製されることを特徴とする。
【００１２】
本発明の多層シリコンウェーハの作製法は、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を複数層形成する工程と、前記半導体シリコンウェーハのデバイス層にデバイスを作製する工程と、当該デバイスの作製後、前記半導体シリコンウェーハに対してゲッタリング熱処理を施すことによって不純物元素をゲッタリング層に捕獲する工程と、当該ゲッタリング熱処理後、前記複数のゲッタリング層のうち少なくとも１層を残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を不純物元素を含んだままゲッタリング層ごと除去することによって薄膜シリコンウェーハを作製する工程と、この薄膜シリコンウェーハの複数枚を積層させて多層シリコンウェーハを作製する工程と、からなることを特徴とする。
【発明の効果】
【００１３】
以上説明したように、本薄膜シリコンウェーハ及び多層シリコンウェーハによれば、高集積化ができる多層デバイス構造の弱点となりうる不純物汚染に対し、薄膜化前後の両段階において有効なゲッタリング手法を供与することができる。また、本発明方法によれば、本薄膜シリコンウェーハ及び多層シリコンウェーハを効果的に作製することができるという利点がある。
【図面の簡単な説明】
【００１４】
【図１】本薄膜シリコンウェーハの工程順の１例を示すフローチャートである。
【図２】本薄膜シリコンウェーハの構成例を示す模式説明図で、（ａ）は第1の構成例、（ｂ）は第２の構成例を示す。
【図３】本多層シリコンウェーハ構造の作製工程順の１例を示すフローチャートである。
【図４】本多層シリコンウェーハ構造の構成の１例を示す模式説明図である。
【図５】本発明の多層シリコンウェーハの作製法の工程順の１例を示すフローチャートである。
【図６】本多層シリコンウェーハの構成の１例を示す模式説明図である。
【図７】本発明の多層シリコンウェーハの作製法における作製手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層、第１ゲッタリング層及び第２ゲッタリング層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分及び第１ゲッタリング層を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。
【図８】実施例１及び比較例１，２における２つの故意汚染工程の工程順を同時に示すフローチャートである。
【図９】比較例１の多層シリコンウェーハ試料の作成手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層、第１ゲッタリング層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分及び第１ゲッタリング層を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。
【図１０】比較例２の多層シリコンウェーハ試料の作成手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。
【符号の説明】
【００１５】
１０、１０Ａ、１０Ｂ、１０Ｃ：薄膜シリコンウェーハ、１２：半導体シリコンウェーハ、１２Ａ、１２Ｂ、１２Ｃ：初期ウエーハ、１４、１４Ａ〜１４Ｆ：デバイス層、１６、１６Ａ〜１６Ｆ、１６ａ、１６ｂ、１７：ゲッタリング層、１８：除去部分、２０：多層シリコンウェーハ構造、３０，４０：多層シリコンウェーハ。
【発明を実施するための最良の形態】
【００１６】
以下に本発明の実施の形態を添付図面とともに説明するが、これらの実施の形態は例示として示されるもので、本発明の技術思想から逸脱しない限り種々の変形が可能なことは言うまでもない。
【００１７】
本薄膜シリコンウェーハの作製法は、図１に示すような作製工程を有している。図１は本薄膜シリコンウェーハの作製工程順の１例を示すフローチャートである。まず、半導体シリコンウェーハを準備する（図１のステップ１００）。次に、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を１層あるいは複数層形成する（図１のステップ１０２）。続いて、前記半導体シリコンウェーハのデバイス層にデバイスを作製する（図１のステップ１０４）。当該デバイスの作製後、前記ゲッタリング層を少なくとも１層残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を除去する（図１のステップ１０６）。上記手順によって、本薄膜シリコンウェーハ１０が作製される（図１のステップ１０８）。
【００１８】
この薄膜シリコンウェーハ１０の１つの態様は、図２（ａ）に示すように、半導体シリコンウェーハ１２の表層近傍のデバイス層１４の直下にゲッタリング層１６を１層設けた構造を有している。図２において、１８は、ゲッタリング層１６を形成した後、半導体シリコンウェーハ１２の裏面側から除去される除去部分である。また、この薄膜シリコンウェーハ１０の他の態様は、図２（ｂ）に示すように、半導体シリコンウェーハ１２の表層近傍のデバイス層１４の直下にゲッタリング層１６、１７を複数層（図示例では２層）設けた構造を有している。図２（ｂ）の場合は、ゲッタリング層１７及び除去部分１８が除去される。
【００１９】
本多層シリコンウェーハ構造の作製法は、図３に示すような作製手順を有している。図３は本多層シリコンウェーハ構造の作製工程順の１例を示すフローチャートである。まず、上記した構造の薄膜シリコンウェーハ１０を複数枚準備する（図３のステップ２００）。次に、上記複数枚の薄膜シリコンウェーハを積層する（図３のステップ２０２）。上記手順によって、本多層シリコンウェーハ構造２０が作製される（図３のステップ２０４）。
【００２０】
この多層シリコンウェーハ構造２０は、図４に示すように、当該積層した各薄膜シリコンウェーハ１０Ａ，１０Ｂ，１０Ｃがそれぞれ個別のデバイスを具備し、前記個別のデバイスを具備する全てのデバイス層１４Ａ，１４Ｂ，１４Ｃの直下にゲッタリング層１６Ａ，１６Ｂ，１６Ｃが設けられている。なお、図４の多層シリコンウェーハ構造２０の図示例では、３枚の薄膜シリコンウェーハを積層した場合を示した。
【００２１】
本発明の多層シリコンウェーハの作製法は、図５に示すような作製手順を有している。図５は本発明の多層シリコンウェーハの作製工程順の１例を示すフローチャートである。まず、半導体シリコンウェーハを準備する（図５のステップ３００）。次に、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を複数層形成する（図５のステップ３０２）。続いて、前記半導体シリコンウェーハのデバイス層にデバイスを作製する（図５のステップ３０４）。当該デバイスの作製後、前記半導体シリコンウェーハに対してゲッタリング熱処理を施すことによって不純物元素をゲッタリング層に捕獲する（図５のステップ３０６）。当該ゲッタリング熱処理後、前記複数のゲッタリング層のうち少なくとも１層を残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を不純物元素を含んだままゲッタリング層ごと除去する（図５のステップ３０８）。上記手順によって、薄膜シリコンウェーハを作製する（図５のステップ３１０）。この薄膜シリコンウェーハの複数枚を積層する（図５のステップ３１２）。上記積層処理によって、本多層シリコンウェーハ３０が完成する（図５のステップ３１４）。
【００２２】
この多層シリコンウェーハ３０は、図６に示すように、当該積層した各層１０Ｄ，１０Ｅ，１０Ｆがそれぞれ個別のデバイスを具備し、前記個別のデバイスを具備する全てのデバイス層１４Ｄ，１４Ｅ，１４Ｆの直下に不純物元素を捕獲したゲッタリング層１６Ｄ，１６Ｅ，１６Ｆが設けられている。なお、図６の多層シリコンウェーハ３０の図示例では、３枚の薄膜シリコンウェーハを積層した場合を示した。
【００２３】
以下に本多層シリコンウェーハのさらに具体的な作製手順を示す。図７は本発明の多層シリコンウェーハの作製法における作製手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層、第１ゲッタリング層及び第２ゲッタリング層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分及び第１ゲッタリング層を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。この例では、図７（ａ）に示すように各薄膜シリコンウェーハ１０を作製する際に２つのゲッタリング層１６ａ，１６ｂを設けている。第１ゲッタリング層１６ａは高濃度ボロン層（ｐ+層）、あるいは高密度ＢＭＤを含有する層（ＩＧ層：Ｉｎｔｅｒｎａｌ Ｇｅｔｔｅｒｉｎｇ層）のように、比較的広い範囲でゲッタリングできる手法を用いる。第２ゲッタリング層１６ｂはイオンインプランテーション（Ｉｏｎ−Ｉｍｐｌａｎｔａｔｉｏｎ）層であり、この第２ゲッタリング層１６ｂについては、半導体シリコンウェーハ１２の表層近傍に通常形成されるデバイス層１４を想定し、表層から数μｍの深さ位置に形成される比較的狭い範囲にゲッタリング層を形成できる手法を用いる。
【００２４】
上述したように、半導体シリコンウェーハの表面側に第１ゲッタリング層１６ａ及び第２ゲッタリング層１６ｂを作製した（図７（ａ））。この状態のシリコンウェーハを実施例１における説明の都合上、初期ウェーハ１２Ａと称する。次に、デバイス層１４にデバイスを作製した後、第１ゲッタリング層１６ａ及び除去部分１８を除去する（図７（ｂ））。作製した薄膜シリコンウェーハ１０を複数枚、図示例では３枚積層して貼り合わせることによって本多層シリコンウェーハ４０が完成する（図７（ｃ））。
【００２５】
以下、本発明について実施例を挙げて詳細に説明するが、これらの実施例は例示的に示されるもので、本発明はこれらの実施例に限定されるものではない。
【００２６】
（実施例１）
図７（ｃ）に示した構成の多層シリコンウェーハを作製した。但し、本実施例では第１ゲッタリング層は高濃度ボロン層であり、第２ゲッタリング層はＢを２ＭｅＶ、１０15ｃｍ-2のドーズ量でイオンインプランテーションした層である。このウェーハに故意汚染によるゲッタリング能力評価を実施した。
【００２７】
本実施例においては、薄膜シリコンウェーハの積層貼り合わせ工程の中で、故意汚染工程をする位置を２つ用意した。図８は２つの故意汚染工程の工程順を同時に示すフローチャートである。故意汚染第１のケースにおいては、まず初期ウェーハ１２Ａ（半導体シリコンウェーハに第１ゲッタリング層及び第２ゲッタリング層を作製し、第１ゲッタリング層を除去していない状態、即ち図７（ａ）の状態）を準備し（図８のステップ４００）、Ｃｕを４×１０12ｃｍ-3の濃度で初期ウェーハ１２Ａに対して故意汚染を施し（図８のステップ４０１）、第１ゲッタリング層１６ａを除去した（図８のステップ４０２）。この薄膜シリコンウェーハを多層（本実施例では３枚）積層堆積させ、４００℃、１時間の熱処理を施した（図８のステップ４０４）。その後、表層近傍のＣｕ濃度を化学分析法で評価し、これによりゲッタリング能力評価を行うものである（図８のステップ４０６）。
【００２８】
これに対し、故意汚染第２のケースでは、初期ウェーハ１２Ａに対する故意汚染を施さず、第１ゲッタリング層を研削、除去した後、薄層となった薄膜シリコンウェーハ（図７（ｂ）の状態）にＣｕを４×１０12ｃｍ-3の濃度で故意汚染を施す（図８のステップ４０３）点で、故意汚染第１のケースと異なるが、その他の手順は同一であり、再度の説明は省略する。
【００２９】
（比較例１）
この比較例においては、図７に示した実施例１の作製例において、第１ゲッタリング層のみを作製し、第２ゲッタリング層を作製しない試料を用いた。この試料の作成手順を図９に示す。図９は比較例１の多層シリコンウェーハ試料の作成手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層、第１ゲッタリング層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分及び第１ゲッタリング層を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。
【００３０】
上述したように、図９の比較例１の試料の作製においては、半導体シリコンウェーハ１２の表面側に第１ゲッタリング層１６ａのみを作製して初期ウェーハ１２Ｂとし（図９（ａ））、デバイス層１４にデバイスを作製した後、第１ゲッタリング層１６ａ及び除去部分１８を除去する（図８（ｂ））。作製した薄膜シリコンウェーハ１１を複数枚、図示例では３枚積層して貼り合わせることによって比較例１の多層シリコンウェーハ５０を作製した（図８（ｃ））。このウェーハに故意汚染によるゲッタリング能力評価を実施例１と同様に実施した。なお、図８のフローチャートにおける初期ウェーハとしては、初期ウェーハ１２Ｂを用いた。
【００３１】
（比較例２）
この比較例においては、図７に示した実施例１の作製例において、第１ゲッタリング層及び第２ゲッタリング層をいずれも作製しない試料を用いた。この試料の作成手順を図１０に示す。図１０は比較例２の多層シリコンウェーハ試料の作成手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。
【００３２】
上述したように、図１０の比較例２の試料の作製においては、半導体シリコンウェーハの表面側にゲッタリング層を作製することはないが、この状態のウェーハを初期ウェーハ１２Ｃとする（図１０（ａ））。次に、デバイス層１４にデバイスを作製した後、除去部分１８を除去する（図１０（ｂ））。作製した薄膜シリコンウェーハ１３を複数枚、図示例では３枚積層して貼り合わせることによって比較例２の多層シリコンウェーハ６０を作製した（図１０（ｃ））。このウェーハに故意汚染によるゲッタリング能力評価を実施例１と同様に実施した。なお、図８のフローチャートにおける初期ウェーハとしては、初期ウェーハ１２Ｃを用いた。また初期ウェーハ１２Ｃには第１ゲッタリング層がないので、図８ステップ４０２に相当する処理では、除去部分１８を除去している。
【００３３】
実施例１及び比較例１，２におけるゲッタリング能力評価の結果を表１に示す。実施例１では、汚染工程を施した位置に関わらず表層近傍Ｃｕ濃度は検出下限値以下となり、多層ウェーハ形成過程のどの段階で汚染されてもＣｕに対してゲッタリングが有効に機能したことがわかる。これに対して、比較例１では、第２の汚染工程、つまり第１ゲッター層剥離後の汚染には無力で、表層近傍にＣｕが検出されている。比較例２は全くどの工程でもゲッター層を持たないウェーハのため、ゲッタリングが機能することなく表層近傍Ｃｕ濃度は汚染工程の位置によらず高い。
【００３４】
【表１】
【００３５】
【００３５】
以上のことから、実施例１に示した本発明の作製法により作製された多層シリコンウェーハは強いゲッタリング能力を持つことがわかる。
【００３６】
尚、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【００３７】
例えば、上記実施例では、第１ゲッタリング層に高濃度ボロン基板を用いているが、ＢＭＤを高密度に含むＩＧウェーハであってもよい。また第２ゲッタリング層のイオンインプランテーション種にボロンを用いているが、他の元素でも同様の能力を発揮すれば本発明の範中に含まれる。さらに第２ゲッタリング層はイオンインプランテーション層に限定されるものではなく、ＲＴＡ法と熱処理でこの深さ位置に高密度ＢＭＤ層を形成することができれば、この方法も有効に用いることができる。
【０００１】
本発明は、半導体用シリコン単結晶基板においてデバイス動作に悪影響を及ぼす重金属不純物を除去する技術であるゲッタリング方法に関し、高いゲッタリング能力を持った薄層シリコンウェーハを積層してなる多層シリコンウェーハの作製法に関する。
【背景技術】
【０００２】
半導体集積回路等のデバイスの高密度化、高集積化に伴い、デバイス動作の安定化が頓に望まれてきている。特にリーク電流や酸化膜耐圧等の特性値改善は重要な課題である。
【０００３】
しかるに半導体集積回路の製造工程において、望まれざる重金属、例えばＣｕ、Ｆｅ、Ｎｉといった不純物に汚染される可能性が現在においても否定できていない。これらの重金属不純物はシリコン単結晶中に固溶した状態で、前述のリーク電流や酸化膜耐圧特性を著しく劣化させることが広く知られている。
【０００４】
そのためこれら重金属不純物をデバイス動作領域外へ取り除く方法として、種々のゲッタリング技術が開発されてきている。例えばＣＺ法で製造されたシリコン単結晶中に含まれる酸素原子を析出させ、その析出物周囲の歪みに重金属を捕獲するＩＧ（Ｉｎｔｅｒｎａｌ Ｇｅｔｔｅｒｉｎｇ）法や、何らかの元素をデバイス層近傍にイオンインプランテーション（Ｉｏｎ−Ｉｍｐｌａｎｔａｔｉｏｎ）し、故意に発生させた歪みや欠陥層にゲッタリングする方法、シリコンウェーハの裏面に多結晶シリコン膜を形成し、その多結晶粒界の歪みに不純物を捕獲する方法、などがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかるに、マルチチップデバイスのように、デバイス形成層を薄膜化し、その薄膜を何枚も積層堆積させることで高集積化した最近のデバイス構造においては、ゲッタリング層をあらかじめシリコンウェーハの内部あるいは裏面に形成していたとしても、薄膜化の段階で剥離されてしまい、多層構造形成後はゲッタリング能力を失ってしまう。仮に多層構造の最下段位置のウェーハにゲッタリング能力を形成していたとしても、表層近傍不純物をその裏面層にゲッタリングするには、複数のデバイス層を通過させる必要が生じる。
【０００６】
本発明は、このような問題に鑑みてなされたもので、薄膜化されたデバイス層を積み重ねた多層構造のシリコンウェーハにおいて、デバイス層各層それぞれにゲッタリング能力を付加した構造は有効であり、また各薄膜シリコンウェーハに複数のゲッタリング能力を持つ層（以下、単にゲッタリング層という）を付加し、薄膜化する前に余計な不純物をゲッタリング層に集積させ、薄膜化する際にゲッタリング層に捕獲された不純物も同時に除去する方法は後の再汚染の可能性も低減でき、有効であるという知見に基づいて、高いゲッタリング能力を持った薄膜シリコンウェーハを積層してなる多層シリコンウェーハの作製法を提供することを目的とする。さらに、本発明は、複数形成したゲッタリング層のうち少なくとも１層を残存させることで、多層構造に堆積後汚染された元素に対しても、ゲッタリング能力を持たせることができる薄層シリコンウェーハを積層してなる多層シリコンウェーハの作製法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本薄膜シリコンウェーハは、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を１層あるいは複数層形成し、前記半導体シリコンウェーハのデバイス層にデバイスを作製し、当該デバイスの作製後、前記ゲッタリング層を少なくとも１層残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を除去することによって作製され、薄膜化してもゲッタリング能力を有することを特徴とする。
【０００８】
本薄膜シリコンウェーハの作製法は、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を１層あるいは複数層形成する工程と、前記半導体シリコンウェーハのデバイス層にデバイスを作製する工程と、当該デバイスの作製後、前記ゲッタリング層を少なくとも１層残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を除去する工程と、からなり、薄膜化してもゲッタリング能力を有することを特徴とする。
【０００９】
本多層シリコンウェーハ構造は、本薄膜シリコンウェーハの複数枚を積層し、当該積層した各層がそれぞれ個別のデバイスを具備し、前記個別のデバイスを具備する全ての層においてゲッタリング層を直下に有する構造であることを特徴とする。
【００１０】
本多層シリコンウェーハ構造の作製法は、本薄膜シリコンウェーハの複数枚を積層する工程を有し、当該積層した各層がそれぞれ個別のデバイス を具備し、前記個別のデバイスを具備する全ての層においてゲッタリング層を直下に有する多層シリコンウェーハ構造を作製することを特徴とする。
【００１１】
本多層シリコンウェーハは、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を複数層形成し、前記半導体シリコンウェーハのデバイス層にデバイスを作製し、当該デバイスの作製後、前記半導体シリコンウェーハに対してゲッタリング熱処理を施すことによって不純物元素をゲッタリング層に捕獲し、当該ゲッタリング熱処理後、前記複数のゲッタリング層のうち少なくとも１層を残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を不純物元素を含んだままゲッタリング層ごと除去することによって薄膜シリコンウェーハを作製し、この薄膜シリコンウェーハの複数枚を積層させて作製されることを特徴とする。
【００１２】
本発明の多層シリコンウェーハの作製法は、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を複数層形成する工程と、前記半導体シリコンウェーハのデバイス層にデバイスを作製する工程と、当該デバイスの作製後、前記半導体シリコンウェーハに対してゲッタリング熱処理を施すことによって不純物元素をゲッタリング層に捕獲する工程と、当該ゲッタリング熱処理後、前記複数のゲッタリング層のうち少なくとも１層を残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を不純物元素を含んだままゲッタリング層ごと除去することによって薄膜シリコンウェーハを作製する工程と、この薄膜シリコンウェーハの複数枚を積層させて多層シリコンウェーハを作製する工程と、からなることを特徴とする。
【発明の効果】
【００１３】
以上説明したように、本薄膜シリコンウェーハ及び多層シリコンウェーハによれば、高集積化ができる多層デバイス構造の弱点となりうる不純物汚染に対し、薄膜化前後の両段階において有効なゲッタリング手法を供与することができる。また、本発明方法によれば、本薄膜シリコンウェーハ及び多層シリコンウェーハを効果的に作製することができるという利点がある。
【図面の簡単な説明】
【００１４】
【図１】本薄膜シリコンウェーハの工程順の１例を示すフローチャートである。
【図２】本薄膜シリコンウェーハの構成例を示す模式説明図で、（ａ）は第1の構成例、（ｂ）は第２の構成例を示す。
【図３】本多層シリコンウェーハ構造の作製工程順の１例を示すフローチャートである。
【図４】本多層シリコンウェーハ構造の構成の１例を示す模式説明図である。
【図５】本発明の多層シリコンウェーハの作製法の工程順の１例を示すフローチャートである。
【図６】本多層シリコンウェーハの構成の１例を示す模式説明図である。
【図７】本発明の多層シリコンウェーハの作製法における作製手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層、第１ゲッタリング層及び第２ゲッタリング層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分及び第１ゲッタリング層を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。
【図８】実施例１及び比較例１，２における２つの故意汚染工程の工程順を同時に示すフローチャートである。
【図９】比較例１の多層シリコンウェーハ試料の作成手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層、第１ゲッタリング層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分及び第１ゲッタリング層を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。
【図１０】比較例２の多層シリコンウェーハ試料の作成手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。
【符号の説明】
【００１５】
１０、１０Ａ、１０Ｂ、１０Ｃ：薄膜シリコンウェーハ、１２：半導体シリコンウェーハ、１２Ａ、１２Ｂ、１２Ｃ：初期ウエーハ、１４、１４Ａ〜１４Ｆ：デバイス層、１６、１６Ａ〜１６Ｆ、１６ａ、１６ｂ、１７：ゲッタリング層、１８：除去部分、２０：多層シリコンウェーハ構造、３０，４０：多層シリコンウェーハ。
【発明を実施するための最良の形態】
【００１６】
以下に本発明の実施の形態を添付図面とともに説明するが、これらの実施の形態は例示として示されるもので、本発明の技術思想から逸脱しない限り種々の変形が可能なことは言うまでもない。
【００１７】
本薄膜シリコンウェーハの作製法は、図１に示すような作製工程を有している。図１は本薄膜シリコンウェーハの作製工程順の１例を示すフローチャートである。まず、半導体シリコンウェーハを準備する（図１のステップ１００）。次に、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を１層あるいは複数層形成する（図１のステップ１０２）。続いて、前記半導体シリコンウェーハのデバイス層にデバイスを作製する（図１のステップ１０４）。当該デバイスの作製後、前記ゲッタリング層を少なくとも１層残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を除去する（図１のステップ１０６）。上記手順によって、本薄膜シリコンウェーハ１０が作製される（図１のステップ１０８）。
【００１８】
この薄膜シリコンウェーハ１０の１つの態様は、図２（ａ）に示すように、半導体シリコンウェーハ１２の表層近傍のデバイス層１４の直下にゲッタリング層１６を１層設けた構造を有している。図２において、１８は、ゲッタリング層１６を形成した後、半導体シリコンウェーハ１２の裏面側から除去される除去部分である。また、この薄膜シリコンウェーハ１０の他の態様は、図２（ｂ）に示すように、半導体シリコンウェーハ１２の表層近傍のデバイス層１４の直下にゲッタリング層１６、１７を複数層（図示例では２層）設けた構造を有している。図２（ｂ）の場合は、ゲッタリング層１７及び除去部分１８が除去される。
【００１９】
本多層シリコンウェーハ構造の作製法は、図３に示すような作製手順を有している。図３は本多層シリコンウェーハ構造の作製工程順の１例を示すフローチャートである。まず、上記した構造の薄膜シリコンウェーハ１０を複数枚準備する（図３のステップ２００）。次に、上記複数枚の薄膜シリコンウェーハを積層する（図３のステップ２０２）。上記手順によって、本多層シリコンウェーハ構造２０が作製される（図３のステップ２０４）。
【００２０】
この多層シリコンウェーハ構造２０は、図４に示すように、当該積層した各薄膜シリコンウェーハ１０Ａ，１０Ｂ，１０Ｃがそれぞれ個別のデバイスを具備し、前記個別のデバイスを具備する全てのデバイス層１４Ａ，１４Ｂ，１４Ｃの直下にゲッタリング層１６Ａ，１６Ｂ，１６Ｃが設けられている。なお、図４の多層シリコンウェーハ構造２０の図示例では、３枚の薄膜シリコンウェーハを積層した場合を示した。
【００２１】
本発明の多層シリコンウェーハの作製法は、図５に示すような作製手順を有している。図５は本発明の多層シリコンウェーハの作製工程順の１例を示すフローチャートである。まず、半導体シリコンウェーハを準備する（図５のステップ３００）。次に、半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を複数層形成する（図５のステップ３０２）。続いて、前記半導体シリコンウェーハのデバイス層にデバイスを作製する（図５のステップ３０４）。当該デバイスの作製後、前記半導体シリコンウェーハに対してゲッタリング熱処理を施すことによって不純物元素をゲッタリング層に捕獲する（図５のステップ３０６）。当該ゲッタリング熱処理後、前記複数のゲッタリング層のうち少なくとも１層を残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を不純物元素を含んだままゲッタリング層ごと除去する（図５のステップ３０８）。上記手順によって、薄膜シリコンウェーハを作製する（図５のステップ３１０）。この薄膜シリコンウェーハの複数枚を積層する（図５のステップ３１２）。上記積層処理によって、本多層シリコンウェーハ３０が完成する（図５のステップ３１４）。
【００２２】
この多層シリコンウェーハ３０は、図６に示すように、当該積層した各層１０Ｄ，１０Ｅ，１０Ｆがそれぞれ個別のデバイスを具備し、前記個別のデバイスを具備する全てのデバイス層１４Ｄ，１４Ｅ，１４Ｆの直下に不純物元素を捕獲したゲッタリング層１６Ｄ，１６Ｅ，１６Ｆが設けられている。なお、図６の多層シリコンウェーハ３０の図示例では、３枚の薄膜シリコンウェーハを積層した場合を示した。
【００２３】
以下に本多層シリコンウェーハのさらに具体的な作製手順を示す。図７は本発明の多層シリコンウェーハの作製法における作製手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層、第１ゲッタリング層及び第２ゲッタリング層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分及び第１ゲッタリング層を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。この例では、図７（ａ）に示すように各薄膜シリコンウェーハ１０を作製する際に２つのゲッタリング層１６ａ，１６ｂを設けている。第１ゲッタリング層１６ａは高濃度ボロン層（ｐ+層）、あるいは高密度ＢＭＤを含有する層（ＩＧ層：Ｉｎｔｅｒｎａｌ Ｇｅｔｔｅｒｉｎｇ層）のように、比較的広い範囲でゲッタリングできる手法を用いる。第２ゲッタリング層１６ｂはイオンインプランテーション（Ｉｏｎ−Ｉｍｐｌａｎｔａｔｉｏｎ）層であり、この第２ゲッタリング層１６ｂについては、半導体シリコンウェーハ１２の表層近傍に通常形成されるデバイス層１４を想定し、表層から数μｍの深さ位置に形成される比較的狭い範囲にゲッタリング層を形成できる手法を用いる。
【００２４】
上述したように、半導体シリコンウェーハの表面側に第１ゲッタリング層１６ａ及び第２ゲッタリング層１６ｂを作製した（図７（ａ））。この状態のシリコンウェーハを実施例１における説明の都合上、初期ウェーハ１２Ａと称する。次に、デバイス層１４にデバイスを作製した後、第１ゲッタリング層１６ａ及び除去部分１８を除去する（図７（ｂ））。作製した薄膜シリコンウェーハ１０を複数枚、図示例では３枚積層して貼り合わせることによって本多層シリコンウェーハ４０が完成する（図７（ｃ））。
【００２５】
以下、本発明について実施例を挙げて詳細に説明するが、これらの実施例は例示的に示されるもので、本発明はこれらの実施例に限定されるものではない。
【００２６】
（実施例１）
図７（ｃ）に示した構成の多層シリコンウェーハを作製した。但し、本実施例では第１ゲッタリング層は高濃度ボロン層であり、第２ゲッタリング層はＢを２ＭｅＶ、１０15ｃｍ-2のドーズ量でイオンインプランテーションした層である。このウェーハに故意汚染によるゲッタリング能力評価を実施した。
【００２７】
本実施例においては、薄膜シリコンウェーハの積層貼り合わせ工程の中で、故意汚染工程をする位置を２つ用意した。図８は２つの故意汚染工程の工程順を同時に示すフローチャートである。故意汚染第１のケースにおいては、まず初期ウェーハ１２Ａ（半導体シリコンウェーハに第１ゲッタリング層及び第２ゲッタリング層を作製し、第１ゲッタリング層を除去していない状態、即ち図７（ａ）の状態）を準備し（図８のステップ４００）、Ｃｕを４×１０12ｃｍ-3の濃度で初期ウェーハ１２Ａに対して故意汚染を施し（図８のステップ４０１）、第１ゲッタリング層１６ａを除去した（図８のステップ４０２）。この薄膜シリコンウェーハを多層（本実施例では３枚）積層堆積させ、４００℃、１時間の熱処理を施した（図８のステップ４０４）。その後、表層近傍のＣｕ濃度を化学分析法で評価し、これによりゲッタリング能力評価を行うものである（図８のステップ４０６）。
【００２８】
これに対し、故意汚染第２のケースでは、初期ウェーハ１２Ａに対する故意汚染を施さず、第１ゲッタリング層を研削、除去した後、薄層となった薄膜シリコンウェーハ（図７（ｂ）の状態）にＣｕを４×１０12ｃｍ-3の濃度で故意汚染を施す（図８のステップ４０３）点で、故意汚染第１のケースと異なるが、その他の手順は同一であり、再度の説明は省略する。
【００２９】
（比較例１）
この比較例においては、図７に示した実施例１の作製例において、第１ゲッタリング層のみを作製し、第２ゲッタリング層を作製しない試料を用いた。この試料の作成手順を図９に示す。図９は比較例１の多層シリコンウェーハ試料の作成手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層、第１ゲッタリング層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分及び第１ゲッタリング層を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。
【００３０】
上述したように、図９の比較例１の試料の作製においては、半導体シリコンウェーハ１２の表面側に第１ゲッタリング層１６ａのみを作製して初期ウェーハ１２Ｂとし（図９（ａ））、デバイス層１４にデバイスを作製した後、第１ゲッタリング層１６ａ及び除去部分１８を除去する（図８（ｂ））。作製した薄膜シリコンウェーハ１１を複数枚、図示例では３枚積層して貼り合わせることによって比較例１の多層シリコンウェーハ５０を作製した（図８（ｃ））。このウェーハに故意汚染によるゲッタリング能力評価を実施例１と同様に実施した。なお、図８のフローチャートにおける初期ウェーハとしては、初期ウェーハ１２Ｂを用いた。
【００３１】
（比較例２）
この比較例においては、図７に示した実施例１の作製例において、第１ゲッタリング層及び第２ゲッタリング層をいずれも作製しない試料を用いた。この試料の作成手順を図１０に示す。図１０は比較例２の多層シリコンウェーハ試料の作成手順の一例を示す模式的説明図であり、（ａ）半導体シリコンウェーハの表面側にデバイス層を作製した状態、（ｂ）は（ａ）の状態において半導体シリコンウェーハの裏面側から除去部分を除去した状態、及び（ｃ）は３枚の薄膜シリコンウェーハを貼り合せた状態をそれぞれ示す図面である。
【００３２】
上述したように、図１０の比較例２の試料の作製においては、半導体シリコンウェーハの表面側にゲッタリング層を作製することはないが、この状態のウェーハを初期ウェーハ１２Ｃとする（図１０（ａ））。次に、デバイス層１４にデバイスを作製した後、除去部分１８を除去する（図１０（ｂ））。作製した薄膜シリコンウェーハ１３を複数枚、図示例では３枚積層して貼り合わせることによって比較例２の多層シリコンウェーハ６０を作製した（図１０（ｃ））。このウェーハに故意汚染によるゲッタリング能力評価を実施例１と同様に実施した。なお、図８のフローチャートにおける初期ウェーハとしては、初期ウェーハ１２Ｃを用いた。また初期ウェーハ１２Ｃには第１ゲッタリング層がないので、図８ステップ４０２に相当する処理では、除去部分１８を除去している。
【００３３】
実施例１及び比較例１，２におけるゲッタリング能力評価の結果を表１に示す。実施例１では、汚染工程を施した位置に関わらず表層近傍Ｃｕ濃度は検出下限値以下となり、多層ウェーハ形成過程のどの段階で汚染されてもＣｕに対してゲッタリングが有効に機能したことがわかる。これに対して、比較例１では、第２の汚染工程、つまり第１ゲッター層剥離後の汚染には無力で、表層近傍にＣｕが検出されている。比較例２は全くどの工程でもゲッター層を持たないウェーハのため、ゲッタリングが機能することなく表層近傍Ｃｕ濃度は汚染工程の位置によらず高い。
【００３４】
【表１】
【００３５】
以上のことから、実施例１に示した本発明の作製法により作製された多層シリコンウェーハは強いゲッタリング能力を持つことがわかる。
【００３６】
尚、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【００３７】
例えば、上記実施例では、第１ゲッタリング層に高濃度ボロン基板を用いているが、ＢＭＤを高密度に含むＩＧウェーハであってもよい。また第２ゲッタリング層のイオンインプランテーション種にボロンを用いているが、他の元素でも同様の能力を発揮すれば本発明の範中に含まれる。さらに第２ゲッタリング層はイオンインプランテーション層に限定されるものではなく、ＲＴＡ法と熱処理でこの深さ位置に高密度ＢＭＤ層を形成することができれば、この方法も有効に用いることができる。
Claims (1)
- 半導体シリコンウェーハの表面近傍に形成されるデバイス層の直下にゲッタリング層を複数層形成する工程と、前記半導体シリコンウェーハのデバイス層にデバイスを作製する工程と、当該デバイスの作製後、前記半導体シリコンウェーハに対してゲッタリング熱処理を施すことによって不純物元素をゲッタリング層に捕獲する工程と、当該ゲッタリング熱処理後、前記複数のゲッタリング層のうち少なくとも１層を残して前記半導体シリコンウェーハの裏面から前記ゲッタリング層の直下までの部分を不純物元素を含んだままゲッタリング層ごと除去することによって薄膜シリコンウェーハを作製する工程と、この薄膜シリコンウェーハの複数枚を積層させて多層シリコンウェーハを作製する工程と、からなることを特徴とする多層シリコンウェーハの作製法。
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