KR101436313B1 - 다층 실리콘 웨이퍼의 제작법 - Google Patents

다층 실리콘 웨이퍼의 제작법 Download PDF

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Abstract

높은 게터링 능력을 가진 박막 실리콘 웨이퍼 및 그 제작법 또는 박층 실리콘 웨이퍼를 적층하여 이루어지는 다층 실리콘 웨이퍼 및 그 제작법을 제공한다. 반도체 실리콘 웨이퍼의 표면 근방에 형성되는 디바이스층의 바로 아래에 게터링층을 1층 또는 복수층 형성하고, 상기 반도체 실리콘 웨이퍼의 디바이스층에 디바이스를 제작하고, 당해 디바이스의 제작 후 상기 게터링층을 적어도 1층 남기고 상기 반도체 실리콘 웨이퍼의 이면(裏面)에서 상기 게터링층의 바로 아래까지의 부분을 제거하는 것에 의해 제작되고, 박막화하여도 게터링 능력을 가지도록 했다.
반도체 집적회로, 적층, 디바이스, 표층, 박막화, 고밀도화, 고집적화

Description

다층 실리콘 웨이퍼의 제작법{FABRICATING METHOD OF MULTI-LAYER FILM SILICON WAFER}
본 발명은 반도체용 실리콘 단결정기판에 있어서 디바이스 동작에 악영향을 미치는 중금속 불순물을 제거하는 기술인 게터링(gettering)방법에 관한 것으로, 높은 게터링 능력을 가진 박막 실리콘 웨이퍼 및 그 제작법 또는 박층 실리콘 웨이퍼를 적층하여 이루어지는 다층 실리콘 웨이퍼 및 그 제작법에 관한 것이다.
반도체 집적회로 등의 디바이스의 고밀도화 고집적화에 따라 디바이스 동작의 안정화가 갑자기 요구되고 있다. 특히 리크(누전)전류나 산화막내압(酸化膜耐壓) 등의 특성치 개선은 중요한 과제이다.
그런데 반도체 집적회로의 제조공정에 있어서, 바람직하지 않은 중금속, 예를 들면 Cu, Fe, Ni라고 하는 불순물에 오염될 가능성이 현재도 부정되지 않는다. 이러한 중금속 불순물은 실리콘 단결정 중에 고용(固溶)된 상태에서 전술의 리크전류나 산화막내압 특성을 현저하게 열화시키는 것으로 널리 알려져 있다.
그 때문에 이러한 중금속 불순물을 디바이스 동작 영역 이외에서 제거하는 방법으로서 다양한 게터링 기술이 개발되고 있다. 예를 들면, CZ법으로 제조된 실리콘 단결정 중에 포함되는 산소원자를 석출시켜, 그 석출물 주위의 일그러짐에 중 금속을 포획하는 IG(Internal Gettering)법이나, 어떠한 원소를 디바이스층 근방에 이온임플랜테이션(Ion-Implantation)하여, 고의로 발생시킨 일그러짐이나 결함층에서 게터링하는 방법, 실리콘 웨이퍼의 이면(裏面)에 다결정 실리콘막을 형성하고, 그 다결정입계의 일그러짐에서 불순물을 포획하는 방법 등이 있다.
발명의 개시
발명이 해결하고자 하는 과제
그런데 멀티칩 디바이스(multi-chip device)와 같이, 디바이스 형성층을 박막화하여 그 박막을 몇 장이나 적층 퇴적시키는 것으로 고집적화한 최근의 디바이스 구조에 있어서는, 게터링층을 미리 실리콘 웨이퍼의 내부 또는 이면(裏面)에 형성하고 있어도 박막화의 단계에서 박리되어 버리고, 다층 구조형성 후에는 게터링 능력을 잃어 버린다. 만일 다층구조의 최하 단위 값의 웨이퍼에 게터링 능력을 형성하고 있어도 표층 근방 불순물을 그 이면층에 게터링 하려면 복수의 디바이스층을 통과시킬 필요가 생긴다.
본 발명은 이와 같은 문제를 감안하여, 박막화 된 디바이스층을 겹쳐 쌓은 다층 구조의 실리콘 웨이퍼에 있어서, 디바이스층 각층 각각에 게터링 능력을 부가한 구조는 유효하며, 또 각 박막 실리콘 웨이퍼에 복수의 게터링 능력을 가지는 층(이하, 단지 “게터링층”이라고 한다)을 부가하여, 박막화하기 전에 나머지 불순물을 게터링층에 집적시키고, 박막화 할 때 게터링층에 포획된 불순물도 동시에 제거하는 방법은 나중에 재오염의 가능성도 저감 할 수 있어서, 유효하다고 말하는 의견에 기초하여, 높은 게터링 능력을 가진 박막 실리콘 웨이퍼 및 그 제작법 또는 박층 실리콘 웨이퍼를 적층하여 이루어지는 다층 실리콘 웨이퍼 및 그 제작법을 제공하는 것을 목적으로 한다. 또한, 본 발명은 복수 형성한 게터링층의 안에 적어도 1층을 잔존시키는 것으로 다층구조에 퇴적 후 오염된 원소에 대해서도 게터링 능력을 갖게 할 수 있고, 박막 실리콘 웨이퍼 및 그 제작법 또는 박층 실리콘 웨이퍼를 적층하여 이루어지는 다층 실리콘 웨이퍼 및 그 제작법을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
본 발명의 박막 실리콘 웨이퍼는 반도체 실리콘의 표면 근방에 형성되는 디바이스층의 바로 아래(直下)에 게터링층을 1층 또는 복수층 형성하고, 상기 반도체 실리콘 웨이퍼의 디바이스층에 디바이스를 제작하고, 당해 디바이스의 제작 후 상기 게터링층을 적어도 1층 남기고 상기 반도체 실리콘 웨이퍼의 이면에서 상기 게터링층의 바로 아래까지의 부분을 제거하는 것에 의해 제작되고, 박막화하여도 게터링 능력을 가지는 것을 특징으로 한다.
본 발명의 박막 실리콘 웨이퍼 제작법은 반도체 실리콘 웨이퍼의 표면 근방에 형성되는 디바이스층의 바로 아래에 게터링층을 1층 또는 복수층 형성하는 공정과, 상기 반도체 실리콘 웨이퍼의 디바이스층에 디바이스를 제작하는 공정과, 당해 디바이스의 제작 후 상기 게터링층을 적어도 1층 남기고 상기 반도체 실리콘 웨이퍼의 이면(裏面)에서 상기 게터링층의 바로 아래까지의 부분을 제거하는 공정으로 이루어지며 박막화하여도 게터링 능력을 가지는 것을 특징으로 한다.
본 발명의 다층 실리콘 웨이퍼 구조는, 본 발명의 박막 실리콘 웨이퍼의 복수장(複數枚)을 적층하고, 당해 적층한 각 층이 각각 개별 디바이스를 구비하고, 상기 개별 디바이스를 구비하는 모든 층에 있어 게터링층을 바로 아래에 가지는 구조인 것을 특징으로 한다.
본 발명의 다층 실리콘 웨이퍼 구조의 제작법은, 본 발명의 박막 실리콘 웨이퍼의 복수장을 적층하는 공정을 가지고, 당해 적층한 각층이 각각 개별 디바이스를 구비하여, 상기 개별 디바이스를 구비하는 모든 층에 있어서 게터링층을 바로 아래에 가지는 다층 실리콘 웨이퍼 구조를 제작하는 것을 특징으로 한다.
본 발명의 다층 실리콘 웨이퍼는 반도체 실리콘 웨이퍼의 표면 근방에 형성되는 디바이스층의 바로 아래에 게터링층을 복수층 형성하고, 상기 반도체 실리콘 웨이퍼의 디바이스층에 디바이스를 제작하고, 당해 디바이스의 제작 후 상기 반도체 실리콘 웨이퍼에 대하여 게터링 열처리를 행하는 것에 의해 불순물 원소를 게터링층에 포획하고, 당해 게터링 열처리 후 상기 복수의 게터링층 안에 적어도 1층을 남기고 상기 반도체 실리콘 웨이퍼의 이면에서 상기 게터링층의 바로 아래까지의 부분을 불순물 원소를 포함한 채로 게터링층마다 제거하는 것에 의해 박막 실리콘 웨이퍼를 제작하고, 이 박막 실리콘 웨이퍼의 복수장을 적층시켜서 제작되는 것을 특징으로 한다.
본 발명의 다층 실리콘의 제작법은 반도체 실리콘 웨이퍼의 표면 근방에 형성되는 디바이스층의 바로 아래에 게터링층을 복수층 형성하는 공정과, 상기 반도체 실리콘 웨이퍼의 디바이스층에 디바이스를 제작하는 공정과, 당해 디바이스의 제작 후 상기 반도체 실리콘 웨이퍼에 대하여 게터링 열처리를 행하는 것에 의해 불순물 원소를 게터링층에 포획하는 공정과, 당해 게터링 열처리 후 상기 복수의 게터링층 안에 적어도 1층을 남기고 상기 반도체 실리콘 웨이퍼의 이면에서 상기 게터링층의 바로 아래까지의 부분을 불순물 원소를 포함한 채로 게터링층마다 제거하는 것에 의해 박막 실리콘 웨이퍼를 제작하는 공정과, 이 박막 실리콘 웨이퍼의 복수장을 적층시켜 다층 실리콘 웨이퍼를 제작하는 공정으로 이루어지는 것을 특징으로 한다.
도 1은 본 발명의 박막 실리콘 웨이퍼의 공정순서의 일례를 나타내는 플로차트이다.
도 2는 본 발명의 박막 실리콘 웨이퍼의 구성예를 나타내는 모식설명도이고, (a)는 제 1의 구성예, (b)는 제 2의 구성예를 나타낸다.
도 3은 본 발명의 다층 실리콘 웨이퍼 구조의 제작공정순서의 일례를 나타내는 플로차트이다.
도 4는 본 발명의 다층 실리콘 웨이퍼 구조의 구성의 일례를 나타내는 모식설명도이다.
도 5는 본 발명의 다층 실리콘 웨이퍼의 제작공정순서의 일례를 나타내는 플로차트이다.
도 6은 본 발명의 다층 실리콘 웨이퍼 구조의 일례를 나타내는 모식설명도이다.
도 7은 본 발명의 다층 실리콘 웨이퍼 작성순서의 일례를 나타내는 모식적 설명도이며, (a)반도체 실리콘 웨이퍼의 표면 측에 디바이스층 제 1게터링층 및 제 2게터링층을 제작한 상태, (b)는 (a)의 상태에 있어서 반도체 실리콘 웨이퍼 이면측에서 제거부분 및 제 1게터링층을 제거한 상태, 및 (c)는 3장의 박막 실리콘 웨이퍼를 접합한 상태를 각각 나타내는 도면이다.
도 8은 실시예 1 및 비교예 1, 2에서 2개의 고의 오염공정의 공정순서를 동시에 나타내는 플로차트이다.
도 9는 비교예 1의 다층 실리콘 웨이퍼 시료의 작성순서의 일례를 나타내는 모식적 설명도이며, (a)반도체 실리콘 웨이퍼 표면 측에 디바이스층 제 1게터링층을 제작한 상태, (b)는 (a)의 상태에 있어서 반도체 실리콘 웨이퍼의 이면 측에서 제거부분 및 제 1게터링층을 제거한 상태, 및 (c)는 3장의 박막 실리콘 웨이퍼를 접합한 상태를 각각 나타내는 도면이다.
도 10은 비교예 2의 다층 실리콘 웨이퍼 시료의 작성순서의 일례를 나타내는 모식적 설명도이며, (a)반도체 실리콘 웨이퍼 표면 측에 디바이스층을 제작한 상태, (b)는 (a)의 상태에 있어서 반도체 실리콘 웨이퍼의 이면측에서 제거부분을 제거한 상태, 및 (c)는 3장의 박막 실리콘 웨이퍼를 접합한 상태를 각각 나타내는 도면이다.
부호의 설명
10, 10A, 10B, 10C: 박막 실리콘 웨이퍼, 12: 반도체 실리콘 웨이퍼, 12A, 12B, 12C: 초기 웨이퍼, 14, 14A ~ 14F: 디바이스층, 16, 16A ~ 16F, 16a, 16b, 17: 게터링층, 18: 제거부분, 20: 다층 실리콘 웨이퍼 구조, 30, 40: 다층 실리콘 웨이퍼
발명을 실시하기 위한 최선의 형태
이하에서 본 발명의 실시의 형태를 첨부 도면에 기초하여 설명하지만, 이러한 실시의 형태는 예시적으로 나타낸 것이므로, 본 발명의 기술사상에서 일탈하지 않는 한 여러 가지의 변형이 가능함은 말할 것도 없다.
본 발명의 박막 실리콘 웨이퍼 제작법은 도 1에 나타낸 것과 같은 제작공정을 가지고 있다. 도 1은 본 발명의 박막 실리콘 웨이퍼의 제작공정순서의 일례를 나타내는 플로차트이다. 우선 반도체 실리콘 웨이퍼를 준비한다(도 1의 스텝 100). 그 다음에 반도체 실리콘 웨이퍼의 표면 근방에 형성되는 디바이스층의 바로 아래에 게터링층을 1층 또는 복수층 형성한다(도 1의 스텝 102). 계속해서, 상기 반도체 실리콘 웨이퍼의 디바이스층에 디바이스를 제작한다(도 1의 스텝 104). 당해 디바이스의 제작 후, 상기 게터링층을 적어도 1층 남기고, 상기 반도체 실리콘 웨이퍼의 이면에서 상기 게터링층의 바로 아래까지의 부분을 제거한다(도 1의 스텝 106). 상기 순서에 의해 본 발명의 박막 실리콘 웨이퍼(10)가 제작된다(도 1의 스텝 108).
이 박막의 실리콘 웨이퍼(10)의 1개 상태는 도 2(a)에 나타낸 것처럼 반도체 실리콘 웨이퍼(12)의 표층 근방의 디바이스층(14)의 바로 아래에 게터링층(16)을 1 층 마련한 구조를 가지고 있다. 도 2에 있어서 (18)은 게터링층(16)을 형성한 후 반도체 실리콘 웨이퍼(12)의 이면측에서 제거되는 게거부분이다. 또 이 박막 실리콘 웨이퍼(10)의 다른 상태는 도 2(b)에 나타낸 것처럼 반도체 실리콘 웨이퍼(12)의 표층근방의 디바이스층(14)의 바로 아래에 게터링층(16,17)을 복수층(도시예에서는 2층) 마련한 구조를 가지고 있다. 도 2(b)의 경우는 게터링층(17) 및 제거부분(18)이 제거된다.
본 발명의 다층 실리콘 웨이퍼 구조의 제작법은 도 3에 나타낸 것처럼 제작순서를 가지고 있다. 도 3은 본 발명의 다층 실리콘 웨이퍼 구조의 제작공정순서의 일례를 나타내는 플로차트이다. 우선 상기 한 구조의 박막 실리콘 웨이퍼(10)를 복수장 준비한다(도 3의 스텝 200). 그 다음으로 상기 복수장의 박막 실리콘 웨이퍼를 적층한다(도 3의 스텝 202). 상기 순서에 의해, 본 발명의 다층 실리콘 웨이퍼(20)가 제작된다(도 3의 스텝 204).
이 다층 실리콘 웨이퍼 구조(20)는 도 4에 나타낸 것처럼 당해 적층한 각 박막 실리콘 웨이퍼(10A, 10B, 10C)가 각각 개별 디바이스를 구비하고, 상기 개별 디바이스를 구비하는 모든 디바이스층(14A, 14B, 14C)의 바로 아래에 게터링층(16A, 16B, 16C)이 마련되어 있다. 또한, 도 4의 다층 실리콘 웨이퍼 구조(20)의 도시예로는 3장의 박막 실리콘 웨이퍼를 적층한 경우를 나타낸다.
본 발명의 다층 실리콘 웨이퍼의 제작법은 도 5에 나타낸 것처럼 제작순서를 가지고 있다. 도 5는 본 발명의 다층 실리콘 웨이퍼의 제작공정순서의 일례를 나타내는 플로차트이다. 우선 반도체 실리콘 웨이퍼를 준비한다(도 5의 스텝 300). 그 다음에 반도체 실리콘 웨이퍼의 표면 근방에 형성되는 디바이스층의 바로 아래에 게터링층을 복수층 형성한다(도 5의 스텝 302). 계속해서 상기 반도체 실리콘 웨이퍼의 디바이스층에 디바이스를 제작한다(도 5의 스텝 304). 당해 디바이스의 제작 후 상기 반도체 실리콘 웨이퍼에 대하여 게터링 열처리를 행하는 것에 의해 불순물 원소를 게터링층에 포획한다(도 5의 스텝 306). 당해 게터링 열처리 후 상기 복수의 게터링층 안에 적어도 1층을 남기고 상기 반도체 실리콘 웨이퍼의 이면에서 상기 게터링층의 바로 아래까지의 부분을 불순물 원소를 포함한 채로 게터링층마다 제거한다(도 5의 스텝 308). 상기 순서에 의해 박막 실리콘 웨이퍼를 제작한다(도 5의 스텝 310). 이 박막의 실리콘 웨이퍼의 복수장을 적층한다(도 5의 스텝 312). 상기 적층처리에 의해, 본 발명의 다층 실리콘 웨이퍼(30)가 완성된다(도 5의 스텝 314).
이 다층 실리콘 웨이퍼(30)는 도 6에 나타낸 것처럼 당해 적층한 각층 (10D, 10E, 10F)이 각각 개별의 디바이스를 구비하고, 상기 개별의 디바이스를 구비하는 모든 디바이스층(14D, 14E, 14F)의 바로 아래에 불순물 원소를 포획한 게터링층(16D, 16E, 16F)이 마련되고 있다. 또한, 도 6의 다층 실리콘 웨이퍼(30)의 도시예로는 3장의 박막 실리콘 웨이퍼를 적층한 경우를 나타낸다.
이하에서 본 발명의 다층 실리콘 웨이퍼의 더욱 구체적인 제작순서를 나타낸다. 도 7은 본 발명의 다층 실리콘 웨이퍼의 작성순서의 일례를 나타내는 모식적 설명도이며, (a)반도체 실리콘 웨이퍼 표면 측에 디바이스층, 제 1게터링층 및 제 2게터링층을 제작한 상태, (b)는 (a)의 상태에 있어서 반도체 실리콘 웨이퍼의 이 면측에서 제거분분 및 제 1게터링층을 제거한 상태, 및 (c)는 3장의 박막 실리콘 웨이퍼를 접합한 상태를 각각 나타내는 도면이다. 이 예로는 도 7(a)에 나타낸 것처럼 각 박막 실리콘 웨이퍼(10)를 제작할 때에 2개의 게터링층(16a, 16b)이 마련되어 있다. 제 1게터링층(16a)은 고농도 보론층(p+층), 또는 고순도 BMD를 함유하는 층(IG층: Internal Gettering층)과 같이 비교적 넓은 범위에서 게터링 할 수 있는 방법을 이용한다. 제 2게터링층(16b)은 이온임플랜테이션(Ion-Implantation)층이며, 제 2게터링층(16b)에 대해서는 반도체 실리콘 웨이퍼(12)의 표층 근방에 통상 형성되는 디바이스층(14)을 상정(想定)하고, 표층에서 수㎛의 심도 위치에 형성되는 비교적 좁은 범위에 게터링층을 형성할 수 있는 방법을 이용한다.
상술한 것과 같이, 반도체 실리콘 웨이퍼의 표면 측에 제 1게터링층(16a) 및 제 2게터링층(16b)을 제작했다(도 7(a)). 이 상태의 실리콘 웨이퍼를 실시예 1에 있어서 설명의 편의를 위해, 초기 웨이퍼(12A)로 칭한다. 그 다음에 디바이스층(14)에 디바이스를 제작한 후 제 1게터링층(16a) 및 제거부분(18)을 제거한다(도 7(b)). 제작한 박막 실리콘 웨이퍼(10)를 복수장, 도시예에서는 3장 적층하여 접합시킨 것에 의해 본 발명의 다층 실리콘 웨이퍼(40)가 완성된다(도 7(c)).
실시예
이하, 본 발명의 실시예를 들어 상세히 설명하지만, 이들 실시예는 예시적으로 나타낸 것이므로 본 발명은 이들의 실시예에 한정되는 것이 아니다.
(실시예 1)
도 7(c)에 나타낸 구성의 다층 실리콘 웨이퍼를 제작했다. 다만, 본 실시예에서는 제 1게터링층은 고농도 보론층이며, 제 2게터링층은 B를 2MeV, 1015㎝-2의 도스량으로 이온임플랜테이션한 층이다. 이 웨이퍼에 고의 오염에 의한 게터링 능력 평가를 실시했다.
본 실시예에 있어서는 박막 실리콘 웨이퍼의 적층을 접합시킨 공정 중에 고의 오염 공정을 하는 위치를 2개 사용했다. 도 8은 2개의 고의 오염 공정의 공정순서를 동시에 나타내는 플로차트이다. 고의 오염 제 1의 케이스에 있어서는 우선 초기 웨이퍼(12A)(반도체 실리콘 웨이퍼에 제 1게터링층 및 제 2게터링층을 제작하고, 제 1게터링층을 제거하지 않은 상태, 즉 도 7(a)의 상태)를 준비하고(도 8의 스텝 400), Cu를 4×1012㎝-3의 농도로 초기 웨이퍼(12A)에 대하여 고의 오염을 행하고(도 8의 스텝 401) 제 1게터링층(16a)을 제거했다(도 8의 스텝 402). 이 박막 실리콘 웨이퍼를 다층(본 실시예에서는 3장)적층 퇴적시켜서, 400℃, 1시간의 열처리를 행했다(도 8의 스텝 404). 그 후 표층 근방의 Cu농도를 화학분석법으로 평가하고 이것에 의해 게터링 능력평가를 실시하는 것이다(도 8의 스텝 406).
이것에 대하여 고의 오염 제 2의 케이스로는 초기 웨이퍼(12A)에 대한 고의 오염을 행하지 않고, 제 1 게터링층을 연마, 제거한 후 박층이 된 박막 실리콘 웨이퍼(도 7(b)의 상태)에 Cu를 4×1012㎝-3의 농도로 고의 오염을 행하는(도 8의 스텝403)점에서 고의 오염 제 1의 케이스와 다르지만, 그 외의 순서는 동일하여 중복의 설명은 생략한다.
(비교예 1)
본 비교예에 있어서는 도 7에 나타낸 실시예 1의 제작예에 있어 제 1게터링층만을 제작하고, 제 2게터링층을 제작하지 않은 시료를 이용했다. 이 시료의 작성순서를 도 9에 나타낸다. 도 9는 비교예 1의 다층 실리콘 웨이퍼 시료의 작성순서의 일례를 나타내는 모식적 설명도이며, (a)반도체 실리콘 웨이퍼의 표면 측에 디바이스층 제 1게터링층을 제작한 상태, (b)는 (a)의 상태에 있어서 반도체 실리콘 웨이퍼의 이면측에서 제거부분 및 제 1게터링층을 제거한 상태, 및 (c)는 3장의 박막 실리콘 웨이퍼를 접합한 상태를 각각 나타내는 도면이다.
상술한 것과 같이 도 9의 비교예 1의 시료의 제작에 있어서는 반도체 실리콘 웨이퍼(12)의 표면 측에 제 1게터링층(16a)만을 제작하여 초기 웨이퍼(12B)로 하여(도 9(a)), 디바이스층(14)에 디바이스를 제작한 후 제 1게터링층(16a) 및 제거부분(18)을 제거한다(도 9(b)). 제작한 박막 실리콘 웨이퍼(11)를 복수장 도시예로는 3장 적층하여 접합시킨 것에 의해 비교예 1의 다층 실리콘 웨이퍼(50)를 제작했다(도 9(c)). 이 웨이퍼로 고의 오염에 의한 게터링 능력평가를 실시예 1과 동일하게 실시했다. 또한, 도 8의 플로차트에 있어 초기 웨이퍼로서는 초기 웨이퍼(12B)를 이용했다.
(비교예 2)
본 비교예에 있어서는 도 7에 나타낸 실시예 1의 제작예에 있어서 제 1게터링층 및 제 2게터링층을 모두 제작하지 않는 시료를 이용했다. 이 시료의 작성순서를 도 10에 나타낸다. 도 10은 비교예 2의 다층 실리콘 웨이퍼 시료의 작성순서의 일례를 나타내는 모식적 설명도이고, (a)반도체 실리콘 웨이퍼 표면 측에 디바이스층을 제작한 상태, (b)는 (a)의 상태에 있어서 반도체 실리콘 웨이퍼 이면측에서 제거부분을 제거한 상태 및 (c)는 3장의 박막 실리콘 웨이퍼를 접합한 상태를 각각 나타내는 도면이다.
상술한 것과 같이 도 10의 비교예 2의 시료의 제작에 있어서는 반도체 실리콘 웨이퍼 표면 측에 게터링층을 제작하는 것은 아니지만, 이 상태의 웨이퍼를 초기 웨이퍼(12C)로 한다(도 10(a)). 그 다음에 디바이스층(14)에 디바이스를 제작한 후 제거부분(18)을 제거한다(도 10(b)). 제작한 박막 실리콘 웨이퍼(13)를 복수장 도시예로는 3장 적층하여 접합시킨것에 의해 비교예 2의 다층 실리콘 웨이퍼(60)를 제작했다(도 10(c)). 이 웨이퍼에 고의 오염에 의한 게터링 능력평가를 실시예 1과 동일하게 실시했다. 또한, 도 8의 플로차트에 있어 초기 웨이퍼로서는 초기 웨이퍼(12C)를 이용했다. 또 초기 웨이퍼(12C)로는 제 1게터링층이 아니므로 도 8의 스텝 402에 상당하는 처리로는 제거부분(18)을 제거하고 있다.
실시예 1 및 비교예 1, 2에 있어 게터링 능력평가의 결과를 표 1에 나타낸다. 실시예 1에서는 오염공정을 행한 위치에 관계없이 표층 근방 Cu농도는 검출 하한치(下限値) 이하가 되어, 다층 웨이퍼 형성 과정의 어느 단계에서 오염되어도 Cu에 대해서 게터링이 유효하게 기능한 것을 알 수 있다. 이에 대하여 비교예 1에서는 제 2의 오염공정 즉, 제 1게터링층 박리(剝離) 후 오염에는 무력하고, 표층 근방에 Cu가 검출되고 있다. 비교예 2는 전혀 어느 공정에서도 게터층을 가지지 않은 웨이퍼를 위해 게터링이 기능하는 일 없이 표층 근방 Cu농도는 오염 공정의 위치에 따르지 않고 높다.
표층 근방 Cu농도(㎝-3)

제 1 게터링층 제거전의
오염( 제 1의 케이스)
제 1 게터링층 제거전의
오염( 제 2의 케이스)

실시예
D. L.
D. L.

비교예 1
(제 1층의 p+층만)

D. L.

4×1012 (㎝-3)

비교예 2
(게터링층 없음)
4×1012 (㎝-3)
4×1012 (㎝-3)
초기오염농도: 4×1012(㎝-3)
D. L. : 검출하한치 이하
이상으로부터 실시예 1에 나타낸 본 발명의 다층 실리콘 웨이퍼는 강한 게터링 능력을 가진 것을 알 수 있다.
계속해서 본 발명은 상기 실시 형태로 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허 청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지고, 동일한 작용효과를 상주하는 것은 어떠한 것도 본 발명의 기술적 범위에 포함된다.
예를 들면 상기 실시예에서는 제 1게터링층에 고농도 보론기판을 이용하고 있지만, BMD를 고순도에 포함하는 IG웨이퍼이여도 된다. 또 제 2게터링층의 이온임플랜테이션종에 보론을 이용하고 있지만, 다른 원소에서도 동일한 능력을 발휘하면 본 발명의 범중에 포함된다. 또한, 제 2게터링층은 이온임플랜테이션에 한정되는 것은 아니고 RTA법과 열처리로 이 심도 위치에 고순도 BMD층을 형성할 수 있으면 이 방법도 유용하게 이용할 수 있다.
이상 설명한 바와 같이, 본 발명의 박막 실리콘 웨이퍼 및 다층 실리콘 웨이퍼에 의하면, 고집적화를 할 수 있는 다층 디바이스 구조의 약점이 될 수 있는 불순물 오염에 대하여 박막화 전후의 양단계에 있어서 유효한 게터링 방법을 공여할 수 있다. 또 본 발명 방법에 의하면, 본 발명의 박막 실리콘 웨이퍼 및 다층 실리콘 웨이퍼를 효과적으로 제작할 수 있다고 하는 이점이 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 실리콘 웨이퍼의 표면 근방에 형성되는 디바이스층의 바로 아래에 게터링층을 복수층 형성하는 공정과, 상기 반도체 실리콘 웨이퍼의 디바이스층에 디바이스를 제작하는 공정과, 당해 디바이스의 제작 후 상기 반도체 실리콘 웨이퍼에 대하여 게터링 열처리를 행하는 것에 의해 불순물 원소를 게터링층에 포획하는 공 정과, 당해 게터링 열처리 후 상기 복수의 게터링층 안에 적어도 1층을 남기고 상기 반도체 실리콘 웨이퍼의 이면(裏面)에서 상기 게터링층의 바로 아래까지의 부분을 불순물 원소를 포함한 채로 게터링층마다 제거하는 것에 의해 박막 실리콘 웨이퍼를 제작하는 공정과, 이 박막 실리콘 웨이퍼의 복수장을 적층시켜 다층 실리콘 웨이퍼를 제작하는 공정으로 이루어지는 것을 특징으로 하는 다층 실리콘 웨이퍼의 제작법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5500784B2 (ja) * 2008-05-12 2014-05-21 信越半導体株式会社 多層シリコン半導体ウェーハ及びその作製方法
JP2010040864A (ja) * 2008-08-06 2010-02-18 Sumco Corp エピタキシャルシリコンウェーハ及びその製造方法
US8187983B2 (en) * 2009-04-16 2012-05-29 Micron Technology, Inc. Methods for fabricating semiconductor components using thinning and back side laser processing
FR3006236B1 (fr) 2013-06-03 2016-07-29 Commissariat Energie Atomique Procede de collage metallique direct
JP2016009730A (ja) * 2014-06-23 2016-01-18 株式会社東芝 半導体装置の製造方法
KR101581012B1 (ko) 2014-07-18 2015-12-30 주식회사 영진비앤비 디바이스 웨이퍼 접착제 도포방법
KR101581009B1 (ko) 2014-07-18 2015-12-30 주식회사 영진비앤비 디바이스 웨이퍼용 접착제시트 부착장치
FR3048306B1 (fr) 2016-02-26 2018-03-16 Soitec Support pour une structure semi-conductrice
US10522367B2 (en) 2017-03-06 2019-12-31 Qualcomm Incorporated Gettering layer formation and substrate
CN114496733B (zh) * 2022-04-15 2022-07-29 济南晶正电子科技有限公司 一种高电阻率复合衬底、制备方法及电子元器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0430561A (ja) * 1990-05-28 1992-02-03 Hitachi Ltd 半導体集積回路装置およびその実装構造
US6083324A (en) * 1998-02-19 2000-07-04 Silicon Genesis Corporation Gettering technique for silicon-on-insulator wafers
US6774435B1 (en) * 1999-06-11 2004-08-10 Renesas Technology Corp. Semiconductor wafer and semiconductor device comprising gettering layer
KR20060049200A (ko) * 2004-06-16 2006-05-18 샤프 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
US6005335A (en) * 1997-12-15 1999-12-21 Advanced Vision Technologies, Inc. Self-gettering electron field emitter
JP3950868B2 (ja) 2004-04-28 2007-08-01 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP2005317805A (ja) * 2004-04-28 2005-11-10 Sharp Corp 薄型半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0430561A (ja) * 1990-05-28 1992-02-03 Hitachi Ltd 半導体集積回路装置およびその実装構造
US6083324A (en) * 1998-02-19 2000-07-04 Silicon Genesis Corporation Gettering technique for silicon-on-insulator wafers
US6774435B1 (en) * 1999-06-11 2004-08-10 Renesas Technology Corp. Semiconductor wafer and semiconductor device comprising gettering layer
KR20060049200A (ko) * 2004-06-16 2006-05-18 샤프 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법

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Publication number Publication date
US8728870B2 (en) 2014-05-20
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