JP5240651B2

JP5240651B2 - 多層シリコン半導体ウェーハ及びその作製方法

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Publication number: JP5240651B2
Application number: JP2008118573A
Authority: JP
Inventors: 敏視戸部
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2008-04-30
Filing date: 2008-04-30
Publication date: 2013-07-17
Anticipated expiration: 2028-04-30
Also published as: JP2009272314A

Description

本発明は、デバイス動作に悪影響を及ぼす重金属不純物を除去する技術であるゲッタリング方法に関し、高いゲッタリング能力を持った多層シリコン半導体ウェーハ及びその作製方法に関する。

半導体集積回路等のデバイスの高密度化、高集積化に伴い、デバイス動作の安定化が頓に望まれてきている。特にリーク電流や酸化膜耐圧等の特性値改善は重要な課題である。

しかるに半導体集積回路の製造工程において、望まれざる重金属、例えばＣｕ、Ｆｅ、Ｎｉといった不純物に汚染される可能性が現在においても否定できていない。これらの重金属不純物はシリコン単結晶中に固溶した状態で、前述のリーク電流や酸化膜耐圧特性を著しく劣化させることが広く知られている。

そのためこれら重金属不純物をデバイス動作領域外へ取り除く方法として、種々のゲッタリング技術が開発されてきている。例えばＣＺ法で製造されたシリコン単結晶中に含まれる酸素原子を析出させ、その析出物周囲の歪みに重金属を捕獲するＩＧ（ＩｎｔｅｒｎａｌＧｅｔｔｅｒｉｎｇ）法や、シリコンウェーハの裏面に多結晶シリコン膜を形成し、その多結晶粒界の歪みに不純物を捕獲する方法などである。後者はＥＧ法（ＥｘｔｅｒｎａｌＧｅｔｔｅｒｉｎｇ）法の代表例である。また、シリコン半導体ウェーハ中の不純物を金属層や酸化層によってゲッタリングする技術についても知られている（例えば、特許文献１〜４）。

しかるに、デバイスを高集積化する方法の一つとして、最近、通常のシリコンウェーハにデバイスを作製後、裏面を研磨することで薄膜化し、そのように製造した薄膜シリコンウェーハを複数層堆積させる方法が使われるようになった（例えば、特願２００７−１７６３１０）。これをマルチチップパッケージ（ＭＣＰ）というが、この構造は、デバイスをウェーハの深さ方向に複数形成できるため、従来の製法よりも高集積化が可能になるという利点がある反面、重金属汚染にさらされた場合、各層にそれぞれ形成されたデバイス領域の格子歪みに金属が集まることになり、動作不良が多くなるという欠点がある。コスト面でも全層が不良になるため、損失が大きい。しかもこの構造では、従来の不純物ゲッタリング技術、例えば裏面多結晶シリコン層やＩＧ法は有効に機能しない。前者は各層に存在するデバイス層が金属不純物を裏面多結晶層までの拡散工程を妨害し、後者ではゲッタリングサイトとなりうるＢＭＤ（ＢｕｌｋＭｉｃｒｏＤｅｆｅｃｔ）層が研磨で削り落とされるため、薄膜化以降はほとんどゲッタリング層が残存していないことが、それぞれゲッタリングの機能しない理由である。
特開２００２−３２３７９５特開２００４−３２７４８９特開２００５−６４３４１特開２００５−３１１１２６

本発明は、このような問題点に鑑みてなされたもので、薄層のシリコン半導体ウェーハを積層してなる多層のシリコン半導体ウェーハにおいてもゲッタリング能力を持たせることができるようにした多層シリコン半導体ウェーハ及びその作製方法を提供することを目的とする。

上記課題を解決するため、本発明の多層シリコン半導体ウェーハは、デバイス形成済みのシリコン半導体ウェーハの裏面を研磨して薄膜化し、前記薄膜化したシリコン半導体ウェーハの裏面研磨面にダメージ層を形成して個別のシリコン半導体ウェーハを作製し、前記デバイス形成済でかつ裏面にダメージ層を形成した個別のシリコン半導体ウェーハの複数枚を積層して作製された多層シリコン半導体ウェーハであって、当該積層した各層がそれぞれ個別のデバイス及びダメージ層を具備し、かつ薄層の多層構造であってもゲッタリング能力を有することを特徴とする。本半導体デバイスは上記多層シリコン半導体ウェーハからなることを特徴とする。

本発明の多層シリコン半導体ウェーハの作製方法は、デバイス形成済みのシリコン半導体ウェーハの裏面を研磨し薄膜化する工程と、前記薄膜化したシリコン半導体ウェーハの裏面研磨面にダメージ層を形成して個別のシリコン半導体ウェーハを作製する工程と、前記デバイス形成済でかつ裏面にダメージ層を形成した個別のシリコン半導体ウェーハの複数枚を積層する工程と、を有し、当該積層した各層がそれぞれ個別のデバイス及びダメージ層を具備し、かつ薄層の多層構造であってもゲッタリング能力を有する多層シリコン半導体ウェーハを作製することを特徴とする。本半導体デバイスの作製方法は、上記方法において、多層シリコン半導体ウェーハを半導体デバイスとするものである。

サンドブラストを施すことにより、又は機械的研削より、又はレーザー照射によって裏面に研磨傷やダメージを残存させることにより、前記ダメージ層を形成するのが好適である。また、前記ダメージ層をレーザー照射によって形成することもできる。

多層構造の各層で有害な不純物を除去するためには、各層の最下部にゲッタリング層を設ける必要がある。しかし現状のＭＣＰ工程では、薄膜化した後に何らゲッタリング層と見なせる層は存在しておらず、そのため汚染された不純物金属は大抵の場合デバイス層中に入り込む。なぜなら単結晶シリコンの領域よりもデバイス層の方が歪みを持っているため、かえってデバイス層に不純物金属が析出するからである。

本発明はその点を考慮して案出されたもので、薄膜化されたシリコンウェーハ裏面にダメージ層（又は歪み層ともいう）を形成することを構成的な特徴とする。このダメージ層（歪み層）を形成する方法としては、例えば、サンドブラスト法のようにアルミナ粉、あるいはシリカ粉を裏面に衝突させて歪みを形成する方法が有効であり、あるいは研磨の際、あえて歪みを形成するために機械研削を用いる方法も十分使用できる。さらに、レーザー照射によって歪み層（ダメージ層）を形成することも可能である。

本発明の多層シリコン半導体ウェーハによれば、薄層の多層構造においても有効なゲッタリング能力を付与することができる。また、本発明方法によれば、本発明の多層シリコン半導体ウェーハを効果的に作製することができるという利点がある。

以下に、本発明の実施の形態を添付図面に基づいて説明するが、これらの実施の形態は例示として示されるもので、本発明の技術思想から逸脱しない限り種々の変形が可能なことはいうまでもない。図１は本発明の多層シリコン半導体ウェーハの作製方法の工程順を示すフローチャートである。図２は本発明の多層シリコン半導体ウェーハの作製方法の作製手順を示す模式的説明図である。図３は本発明の多層シリコン半導体ウェーハの構造を示す断面的説明図である。

本発明の多層シリコン半導体ウェーハの作製方法は、図１及び図２に示すような作製工程を有している。まず、デバイス形成済みの複数枚（図２の例では３枚）のシリコン半導体ウェーハ１０，１０，１０を準備する（図１のステップ１００及び図２（ａ））。次に、上記シリコン半導体ウェーハ１０の裏面を研磨し、該シリコン半導体ウェーハ１０を薄膜化する。つまり、シリコン半導体ウェーハ１０の裏面を研削して裏面部分１０ｂを削除し、薄膜化したシリコン半導体ウェーハ１０ａとする（図１のステップ１０２及び図２（ｂ））。

続いて、前記薄膜化したシリコン半導体ウェーハ１０ａにダメージ層１２を形成して個別のシリコン半導体ウェーハ１０ｃを作製する（図１のステップ１０４及び図２（ｃ））。このダメージ層１２をシリコン半導体ウェーハ１０ａの裏面に形成する手法としては、例えば、サンドブラスト法のようにアルミナ粉、あるいはシリカ粉を裏面に衝突させて歪みを形成する方法が有効であり、あるいは研磨の際、あえて歪みを形成するために機械研削を用いる方法も十分使用できる。さらに、レーザー照射によって歪み層（ダメージ層）１２を形成することも可能である。

前記デバイス形成済みでかつ裏面にダメージ層１２を形成した個別のシリコン半導体ウェーハ１０ｃの複数枚（図示例では、３枚）を積層し貼り合わせる（図１のステップ１０６及び図２（ｄ））。このようにして多層シリコン半導体ウェーハ１０ｄが完成する（図１のステップ１０８及び図２（ｅ））。

図３に多層シリコン半導体ウェーハ１０ｄの断面説明図を拡大して示した。３枚のデバイス形成済みでかつ裏面にダメージ層１２を形成した個別のシリコン半導体ウェーハ１０ｃを積層し、接着剤を用いて貼り合わせて、多層シリコン半導体ウェーハ１０ｄを作製したものである。この多層シリコン半導体ウェーハ１０ｄは後述する実施例に記載したように高いゲッタリング能力を有することが確認された。

以下、本発明の実施例及び比較例を挙げて具体的に説明するが、本発明はこれらに限定されるものではない。

（実施例１）
ＣＺ法により、直径６インチ、初期酸素濃度１４ｐｐｍａＪＥＩＤＡ、方位＜１００＞の結晶棒を、通常の引き上げ速度（１．２ｍｍ／ｍｉｎ）で引き上げた。この結晶棒を加工してシリコン半導体ウェーハとし、その表面にデバイスを形成した。ついで、このデバイス形成済みのシリコン半導体ウェーハの裏面を５０μｍ厚まで研磨することで薄膜化したシリコン半導体ウェーハを得た。その薄膜化シリコン半導体ウェーハの裏面にサンドブラストを施すことによって、歪み層（ダメージ層）を形成し、個別シリコン半導体ウェーハを３枚作製し、これら３枚の個別シリコン半導体ウェーハを重ね、接着剤を用いて貼りあわせた。

こうして１枚に重ねた多層シリコン半導体ウェーハの表面にＦｅを４×１０^１３ｃｍ^−２の濃度で塗布し、１０００℃、１時間の熱処理で当該多層シリコン半導体ウェーハの内部にＦｅを拡散させた。その後、６００℃、１０時間の熱処理を施し、室温まで冷却後の多層シリコン半導体ウェーハの表面からＳＩＭＳにてＦｅ濃度の深さ方向分布を測定した。その結果、多層シリコン半導体ウェーハの単結晶シリコン部分ではＦｅは検出下限以下であったのに対し、多層シリコン半導体ウェーハのダメージ層（サンドブラスト部分）ではＦｅが高濃度に分布している様子が確認された。これは多層シリコン半導体ウェーハの多層構造になっている３層全てにおいて見られ、各層裏面に形成したダメージ層（歪み層）が強いゲッタリング能力を発揮したためと考えられる。

（実施例２）
ＣＺ法により、直径６インチ、初期酸素濃度１４ｐｐｍａＪＥＩＤＡ、方位＜１００＞の結晶棒を、通常の引き上げ速度（１．２ｍｍ／ｍｉｎ）で引き上げた。この結晶棒を加工してシリコン半導体ウェーハとし、その表面にデバイスを形成した。ついで、このデバイス形成済みのシリコン半導体ウェーハの裏面を５０μｍ厚まで機械研削を施すことで歪み層（ダメージ層）を形成するとともに薄膜化したシリコン半導体ウェーハを得た。この個別シリコン半導体ウェーハを３枚作製し、これら３枚の個別シリコン半導体ウェーハを重ね、接着剤を用いて貼りあわせた。

こうして１枚に重ねた多層シリコン半導体ウェーハの表面にＦｅを４×１０^１３ｃｍ^−２の濃度で塗布し、１０００℃、１時間の熱処理でウェーハ内部にＦｅを拡散させた。その後、６００℃、１０時間の熱処理を施し、室温まで冷却後の多層シリコン半導体ウェーハの表面からＳＩＭＳにてＦｅ濃度の深さ方向分布を測定した。その結果、多層シリコン半導体ウェーハの単結晶シリコン部分ではＦｅは検出下限以下であったのに対し、多層シリコン半導体ウェーハの研削面である裏面側ではＦｅが高濃度に分布している様子が確認された。これは多層シリコン半導体ウェーハの多層構造になっている３層全てにおいて見られ、各層裏面に形成した歪み層（ダメージ層）が強いゲッター能力を発揮したためと考えられる。

（実施例３）
ＣＺ法により、直径６インチ、初期酸素濃度１４ｐｐｍａＪＥＩＤＡ、方位＜１００＞の結晶棒を、通常の引き上げ速度（１．２ｍｍ／ｍｉｎ）で引き上げた。この結晶棒を加工してシリコン半導体ウェーハとし、その表面にデバイスを形成した。ついで、このデバイス形成済みのシリコン半導体ウェーハの裏面を５０μｍ厚まで研磨することで薄膜化したシリコン半導体ウェーハを得た。その薄膜化シリコン半導体ウェーハの裏面に１０Ｊ／ｃｍ^２のエネルギー密度でＹＡＧレーザーを照射して歪み層（ダメージ層）を形成し、個別シリコン半導体ウェーハを３枚作製し、これら３枚の個別シリコン半導体ウェーハを重ね、接着剤を用いて貼りあわせた。

こうして１枚に重ねた多層シリコン半導体ウェーハの表面にＦｅを４×１０^１３ｃｍ^−２の濃度で塗布し、１０００℃、１時間の熱処理で当該多層シリコン半導体ウェーハの内部にＦｅを拡散させた。その後、６００℃、１０時間の熱処理を施し、室温まで冷却後の多層シリコン半導体ウェーハの表面からＳＩＭＳにてＦｅ濃度の深さ方向分布を測定した。その結果、多層シリコン半導体ウェーハの単結晶シリコン部分ではＦｅは検出下限以下であったのに対し、多層シリコン半導体ウェーハのレーザー照射を行った歪み層（ダメージ層）部分ではＦｅが高濃度に分布している様子が確認された。これは多層シリコン半導体ウェーハの多層構造になっている３層全てにおいて見られ、各層裏面に形成した歪み層（ダメージ層）が強いゲッター能力を発揮したためと考えられる。

（比較例１）
ＣＺ法により、直径６インチ、初期酸素濃度１４ｐｐｍａＪＥＩＤＡ、方位＜１００＞の結晶棒を、通常の引き上げ速度（１．２ｍｍ／ｍｉｎ）で引き上げた。この結晶棒を加工してシリコン半導体ウェーハとし、このシリコン半導体ウェーハの裏面を５０μｍ厚まで研磨することで薄膜化したシリコン半導体ウェーハを得た。この薄膜化したシリコン半導体ウェーハ３枚を重ね、接着剤を用いて貼りあわせ、１枚の多層シリコン半導体ウェーハとした。

こうして１枚に積層された多層シリコン半導体ウェーハの表面にＦｅを４×１０^１３ｃｍ^−２の濃度で塗布し、１０００℃、１時間の熱処理で多層シリコン半導体ウェーハの内部にＦｅを拡散させた。その後、６００℃、１０時間の熱処理を施し、室温まで冷却後の多層シリコン半導体ウェーハの表面からＳＩＭＳにてＦｅ濃度の深さ方向分布を測定した。その結果、表面からＦｅが検出され、その濃度３×１０^１５ｃｍ^−３という値は多層シリコン半導体ウェーハの裏面近傍でも変化が見られず、多層シリコン半導体ウェーハの表面から数えて２層目に移っても、その濃度に変化はなく、多層シリコン半導体ウェーハの深さ方向に均一に分布している様子がわかった。これは上記多層シリコン半導体ウェーハにはゲッタリング層となりうる部分が存在していないことを示している。

なお、本発明は上記実施形態に限定されるものではない。上記形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、かつ同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

例えば本発明において、使用される歪み層形成法はサンドブラスト、機械的研削又はレーザー照射に限定するものではない。それら以外のダメージ層形成方法も本発明の範囲に含まれることはいうまでもない。

本発明の多層シリコン半導体ウェーハの作製方法の工程順を示すフローチャートである。本発明の多層シリコン半導体ウェーハの作製方法の作製手順を示す模式的説明図である。本発明の多層シリコン半導体ウェーハの構造を示す断面的説明図である。

符号の説明

１０：シリコン半導体ウェーハ、１０ａ：薄膜化したシリコン半導体ウェーハ、１０ｂ：削除した裏面部分、１０ｃ：個別のシリコン半導体ウェーハ、１０ｄ：多層シリコン半導体ウェーハ、１２：ダメージ層。

Claims

デバイス形成済みのシリコン半導体ウェーハの裏面を研磨して薄膜化し、前記薄膜化したシリコン半導体ウェーハの裏面研磨面にダメージ層を形成して個別のシリコン半導体ウェーハを作製し、前記デバイス形成済でかつ裏面にダメージ層を形成した個別のシリコン半導体ウェーハの複数枚を積層して作製された多層シリコン半導体ウェーハであって、当該積層した各層がそれぞれ個別のデバイス及びダメージ層を具備し、かつ薄層の多層構造であってもゲッタリング能力を有することを特徴とする多層シリコン半導体ウェーハ。
サンドブラストを施すことにより、又は機械的研削により、又はレーザー照射によって裏面に研磨傷やダメージを残存させることにより、前記ダメージ層を形成することを特徴とする請求項１記載の多層シリコン半導体ウェーハ。
デバイス形成済みのシリコン半導体ウェーハの裏面を研磨し薄膜化する工程と、前記薄膜化したシリコン半導体ウェーハの裏面研磨面にダメージ層を形成して個別のシリコン半導体ウェーハを作製する工程と、前記デバイス形成済でかつ裏面にダメージ層を形成した個別のシリコン半導体ウェーハの複数枚を積層する工程と、を有し、当該積層した各層がそれぞれ個別のデバイス及びダメージ層を具備し、かつ薄層の多層構造であってもゲッタリング能力を有する多層シリコン半導体ウェーハを作製することを特徴とする多層シリコン半導体ウェーハの作製方法。
サンドブラストを施すことにより、又は機械的研削により、又はレーザー照射によって裏面に研磨傷やダメージを残存させることにより、前記ダメージ層を形成することを特徴とする請求項３記載の方法。