JP6981629B2 - 半導体構造用の支持体 - Google Patents

半導体構造用の支持体 Download PDF

Info

Publication number
JP6981629B2
JP6981629B2 JP2018544865A JP2018544865A JP6981629B2 JP 6981629 B2 JP6981629 B2 JP 6981629B2 JP 2018544865 A JP2018544865 A JP 2018544865A JP 2018544865 A JP2018544865 A JP 2018544865A JP 6981629 B2 JP6981629 B2 JP 6981629B2
Authority
JP
Japan
Prior art keywords
layer
support
silicon
semiconductor structure
carbon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018544865A
Other languages
English (en)
Other versions
JP2019512870A (ja
JP2019512870A5 (ja
Inventor
フィゲ クリストフ
コノンチュク オレグ
アルアサド カッサム
フェロー ガブリエル
スリール ベロニク
ヴェティズー クリステル
イェゴヤン タグヒ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Original Assignee
Centre National de la Recherche Scientifique CNRS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS filed Critical Centre National de la Recherche Scientifique CNRS
Publication of JP2019512870A publication Critical patent/JP2019512870A/ja
Publication of JP2019512870A5 publication Critical patent/JP2019512870A5/ja
Application granted granted Critical
Publication of JP6981629B2 publication Critical patent/JP6981629B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Silicon Compounds (AREA)
  • Laminated Bodies (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
  • Element Separation (AREA)

Description

本発明は、半導体構造用の支持体に関する。
集積デバイスは、通常、主に製造のための支持体として役立っている基板上に形成されている。しかし、これらのデバイスで期待される集積度および性能の増加は、それらの性能とそれらが形成される基板の特性と性能との間においてより大きい結合を引き起こす。約３ｋＨｚ〜３００ＧＨｚの周波数を有する信号を処理するＲＦ装置の場合が特にこれに該当し、特に、電気通信（電話、Ｗｉ−Ｆｉ、ブルートゥースなど）の分野での用途を見い出している。
デバイス／基板結合の例として、高周波信号から発生する電磁場は集積デバイス内を伝播し、基板の深さに入り、その中に位置する任意の電荷キャリアと相互作用する。その結果、結合の損失およびクロストークによる構成要素間の影響の可能性を通して、信号のエネルギーの一部を不必要に消費することになる。
結合の第２の例によれば、基板の電荷キャリアは、望ましくない高調波の発生を引き起こし、集積デバイス内を伝播する信号を妨害し、その品質を低下させる可能性がある。
これらの現象は、使用される基板が絶縁体の埋め込み層を含み、支持体と集積デバイスが形成される有用層との間に特に観測され得る。絶縁体にトラップされた電荷は、この絶縁体層の下に、支持体内に蓄積し、導電性平面を形成する相補的な信号で電荷を蓄積する。この導電面では、可動電荷は、有用層の構成要素によって生成された電磁場と強く相互作用する傾向がある。
この現象を防止または制限するために、埋め込み絶縁体と支持体との間に、絶縁体の直下に、電荷トラップ層、例えば１〜５μｍの多結晶シリコン層を挿入することが知られている。多結晶を形成する粒子の接合は、電荷キャリアのためのトラップを構成し、トラップ層自体またはその下の支持体から生じることができる。このようにして、絶縁体下の導電面の出現が防止される。
次いで、デバイス／基板結合は、電磁場と支持体の可動電荷との相互作用の強さに依存する。これらの電荷の密度および／または移動度は、支持体の抵抗率に依存する。
基板の抵抗率が比較的高く（従って、比較的低い電荷密度）、１０００Ω・ｃｍより大きい場合、１〜５μｍの厚さのトラップ層をデバイス／基板結合を制限するように適合させることができる。このようにして、信号の完全性、したがって有用層の集積デバイスの無線周波数性能が保持される。
他方では、基板の抵抗率が１０００Ω・ｃｍよりも低い場合、または集積デバイスの予想される性能が高い場合、電荷が移動可能なゾーンを基板内に深く押し込むために、５μｍ、またはさらに１０μｍまたは１５μｍである非常に厚いトラップ層を形成できることが望ましい。従って、非常に深く伝播する電磁場との相互作用を防止し、有用層の集積デバイスの性能をさらに改善することが可能である。
しかし、５μｍを超えるトラップ層の厚さは、性能の改善が期待できないことが観測された。
文献ＵＳ２０１５／０１１５４８０は、シリコン、シリコンゲルマニウム、シリコンカーバイドおよび／またはゲルマニウムの多結晶または非晶質層の積層によって形成されたトラップ層を備えた半導体基板用の支持体を含む基板を開示している。これらの層は、不動態化されている、すなわち、それらの界面は、酸化ケイ素または窒化ケイ素のような絶縁体の微細な層からなる。このようなパッシベーションは、この文献に従って、製造中にこれらの層の自由表面を酸素または窒素に富む環境に曝すことによって得られる。
この文献によれば、トラップ層の多層構造は、基板が非常に高温に曝されたとき、例えばその製造中またはこの基板上にある集積デバイスの製造中に、多結晶トラップ層の再結晶現象を防止することを可能にする。トラッピング層がたとえ部分的にさえ再結晶化すると、基板およびその上に形成される集積デバイスのＲＦ性能に影響が及ぼされ、当然望ましくない。
しかしながら、この文献で提案されているサポートは、完全な充足を与えるものではない。
まず、この文献が形成を把握するパッシベーション絶縁体の微細な層は、特にこの絶縁体が二酸化シリコンである場合、温度において一般的に安定ではない。高温への支持体の露出は、酸化物の多結晶層への溶解、および不動態化層の消失をもたらす可能性がある。トラップ層は、支持体の高温処理が継続すると、再結晶しやすい。
これらの絶縁保護層が温度下での安定性を確保するのに十分な厚さで形成されると、支持体および積層体の層に存在する電荷の拡散に対する障壁を形成する。積層体の層のトラップが全て電荷キャリアで飽和されると、後者の電荷キャリアは電荷キャリア内に閉じ込められたままで、その中に蓄積したままであり、積層体の他の層で利用可能な他のトラップに向かって駆動されることはできない。したがって、基板のＲＦ性能はそれによって損傷される。
さらに、比較的厚い絶縁保護層に閉じ込められた電荷は、その表面下に導電面を形成し、前述のＳＯＩ構造の埋め込み酸化物層の下で観測される現象を再現する。トラップ層の多結晶構造は、この追加の電荷量を部分的にしか補うことができない。再度、基板のＲＦ性能が損なわれることになる。
本発明は、前述の欠点の全部または一部を克服することを目的とする。
これらの目的の１つを達成するために、本発明の主題は、ベース基板上に配置された電荷トラップ層を含む半導体構造用の支持体を提案する。本発明によれば、トラップ層は、多結晶主層と、前記主層中、または前記主層と前記ベース基板との間にある少なくとも１層の、シリコンと炭素合金又はカーボンからなる中間層であって、中間層は１０００Ωを超える抵抗率を有する中間層とを有する半導体構造用の支持体である。
トラップ層は、このようにして従来技術の絶縁保護層の欠点を有することなく、温度において安定である。
単独で、または技術的に達成可能な任意の組み合わせで、本発明の他の有利かつ非限定的な特徴によれば、
・ベース基板の抵抗率が１０００Ω・ｃｍを超えている。
・トラップ層の厚さが１０μｍを超えている。
・支持体は、１〜１０層の中間層を含む。
・多結晶主層は、１００ｎｍと１０００ｎｍとの間のサイズを有するシリコンの粒子からなる。
・各中間層は、１０ｎｍまたは５ｎｍ未満の厚さを有する。
・支持体は電荷トラップ層上の絶縁層を含む。
・多結晶中間層は、炭化ケイ素のような５％より多くの炭素を有するケイ素および炭素合金からなる。
また、本発明の主題は、このような支持体、支持体上の絶縁層、及び絶縁層上の有用な層を含む半導体構造に関する。有用層は、少なくとも１つの成分を含んでいてもよい。
最後に、本発明の主題は、以下のステップ：
ａ.前述したように支持体を供給するステップと、
ｂ.この支持体上に半導体構造体を形成するステップとを含む半導体構造の製造方法に関する。
形成工程ｂは、有用な層を支持体上に転写することを含むことができる。
本発明の他の特徴および利点は、添付図面を参照して以下に続く本発明の詳細な説明から明らかになるであろう。
本発明による半導体構造用の支持体を概略的に表す図である。 多結晶層の厚さと、この層の表面における粒子の平均サイズとの間に存在する関係を表す図である。 本発明による支持体を含む半導体オンインシュレータタイプの基板を示す図である。
図１は、本発明による半導体構造体のための支持体を概略的に示す。支持体１は、例えば２００ｍｍまたは３００ｍｍ、または直径４５０ｍｍの標準化されたサイズの円形ウエハの形態であってもよい。しかし、本発明は、これらの寸法またはこの形態に限定されるものではない。
したがって、半導体構造体が完成品または半完成品の集積デバイスである場合、支持体１は長方形または正方形の縦断面を有する材料のブロックの形態をとり、その寸法は数ミリメートルから数センチメートルは、集積装置の寸法に対応する。
支持体１は、典型的に数百ミクロンの厚さのベース基板３を含む。好ましくは、支持体１が期待されるＲＦ性能が高い半導体構造を受け入れることが意図されている場合には、ベース基板は１０００Ω・ｃｍ以上、より好ましくは３０００Ω・ｃｍ以上の高抵抗率を有する。このようにして、ベース基板内で移動しやすい電荷、正孔または電子の密度が制限される。しかしながら、本発明は、このような抵抗率を有するベース基板に限定されるものではなく、ベース基板の抵抗率が通常数百Ω・ｃｍ程度以下である場合のＲＦ性能の優位性も確保する。
利用可能性およびコストの理由から、ベース基板は優先的にシリコンから作製される。それは、例えば、それ自体よく知られているように、１０００Ω・ｃｍより大きい抵抗率を有する小さな格子間酸素含有量を有するＣＺ基板であってもよい。代替的に、ベース基板は別の材料から形成されてもよく、例えば、サファイア、炭化ケイ素などであってもよい。
支持体１はまた、ベース基板３と直接接触してトラップ層２を含む。本出願の序論で述べたように、トラップ層の機能は、支持体１の移動を制限する。これは、支持体を貫通する電磁場を放出する半導体構造を備えた支持体１が、従って、これらの電荷と相互作用し易い場合に特に当てはまる。
本発明によれば、トラップ層２は、多結晶主層２ａを含む。
すでに言及した入手可能性およびコストの同じ理由のために、主層２ａは優先的に多結晶シリコンから作られる。しかしながら、別の半導体および多結晶材料から形成されてもよく、または他の半導体および多結晶材料からなる一部（例えば、図１の層２のセクション２ａ）を含んでもよい。ゲルマニウム、シリコンゲルマニウムなどの場合がある。
全ての場合において、主層２ａは３０００Ω・ｃｍ以上の高い抵抗率を有する。この目的のために、主層２ａは意図的にドープされておらず、すなわち、１０Ｅ１４原子／ｃｍ3未満のドーパント濃度を有する。抵抗率特性を改善するために、窒素または炭素が豊富であってもよい。
トラップ層２はまた、主層２ａの間または主層２ａとベース基板３との間に、１０００Ω・ｃｍを超える抵抗率を有するシリコンと炭素合金または炭素からなる少なくとも１つの中間層２ｂを含む。これらは、温度下で非常に安定な材料であり、すなわち、半導体構造（５００°〜１３００°）の製造に一般に使用される温度を超える非常に高い温度に曝されても、これらの材料はミクロ構造およびマクロ構造を保持する。以下に詳述するように、中間層を構成するケイ素および炭素合金または炭素は、シリコンおよび炭素を堆積させることによって、または表面の炭化によって、形成され得る。それは一般に多結晶性であるが、結晶性基材３の炭化によって形成される場合、結晶性または部分的に結晶性を有することがある。
本発明によれば、トラップ層２は主層２ａと少なくとも１つの中間層２ｂとからなる。他の層、特に電気絶縁層を組み込むための準備はなされていない。提案されたトラッピング層の有利な特性を変更し得る。
多結晶主層２ａまたはこの層の下に少なくとも１つの中間層２ｂを間に挟むことにより、温度に対して安定なスタックが形成される。支持体１が曝されることが可能な任意の熱処理の間に、多結晶主層２ａの再結晶化を防止する。
抵抗の半導体材料の場合では、絶縁材料の使用に関する欠点が克服される。加えて、それらの抵抗率および多結晶性の特性は、主層２ａにおいて起こることと同様に、層２内の電荷のトラップに寄与する。
支持体１が複数の中間層２ｂを含む場合、これらは同じ性質または異なる性質であってもよく、この性質は上述の材料のリストから選択されたままである。
したがって、ベース層上の主層２ａおよび少なくとも１つの中間層２ｂからなるトラッピング層２は、温度下で安定であり、すなわち再結晶の影響をほとんど受けない半導体構造の支持体を形成し、電荷キャリアを捕捉する。実際には、電荷を帯びた非常に高密度のトラップがある。
さらに、このようにして少なくとも１つの層２ｂを主層２ａの間に挟むことにより、驚くべきことに、２μｍより厚いトラップ層２を形成することが可能であり、支持体のＲＦ性能を改善することが観測された。
この特性は、図２を参照して説明され、その説明は続く。標準的なＣＺシリコン基板上に、従来技術による多結晶シリコン層が形成され、厚さが増加している。これらの層のそれぞれおよびそれらの表面について、多結晶の粒子の平均サイズをＳＥＭ（走査型電子顕微鏡）画像処理によって記録された。
図２のグラフは、（Ｘ軸上およびミクロンでの）多結晶層の厚さと、（Ｙ軸およびナノメートルでの）この層の表面上の粒子の平均サイズとの間に存在する関係を示している。層が厚いほど、粒子のサイズが大きくなることが観測される。
残留電荷キャリア領域をより深く支持体内に押し込むためには、厚いトラッピング層が必要とされることがある。しかしながら、これは、観察されるように、トラッピング層の表面上の粒径を増加させる。この表面は、半導体構造の真下に配置されることが意図されているため、強い磁場を受けやすい。したがって、半導体構造のＲＦ性能は、この表面およびその近傍における電荷キャリアの挙動に対して非常に敏感になる。
しかしながら、粒子のサイズの増加は２つの点で問題を提起する。まず第一に、より大きな粒子はより小さい粒子接合密度を引き起こす。これらの接合は、キャリアをトラップするための好ましいゾーンを形成し、トラップの密度は低減される。
さらに、粒子はまた、その中にある電荷キャリアのための閉じ込め空間を形成する。例えば、集積デバイスの大きさのオーダーのような大きなグレインでは、電荷は、デバイスから見れば、欠陥のない材料と同様に挙動する。
これらの２つの態様は、トラッピング層の多結晶の粒子が大きい場合に、支持体のＲＦ性能を低下させるために組み合わせられる。
相補的な研究は、粒子の大きさが優先的に１００ｎｍ（熱的安定性がもはや保証されず、温度下で再結晶する危険性がある）と１０００ｎｍ（これを超えると、支持体のＲＦ性能が影響を受ける）の間でなければならない。この粒子特性は、トラッピング層の厚さが約５μｍより大きく、その全体の厚さにわたって得られたことは決してなかった。
先の実施例と同一のベース基板上に、約８ミクロンの多結晶シリコンの中間層が形成された。この層の途中で、１ｎｍの炭化ケイ素の多結晶層が形成された。多結晶シリコン層の表面の結晶粒径は約８００ｎｍで測定した。
第２のベース基板上に、約１３ミクロンの多結晶シリコンの層が形成された。炭化ケイ素の５つの８０ｎｍ層を多結晶層に均等に介在させた。この層の表面の結晶粒径は約８００ｎｍで測定された。
第３のベース基板上に、約１３ミクロンの多結晶シリコンの層が形成された。厚さ４０ｎｍの炭化ケイ素の１１層を多結晶層に均等に介在させた。この層の表面上の結晶粒径は約１２５ｎｍで測定された。
３つの測定値を図２のグラフに置き、それぞれこのグラフにＡ、Ｂ、Ｃと記した。
この図から極めて明らかなように、中間層を挿入することにより、トラッピング層の厚さにおける粒子の大きさの変化を制御することができ、５または１０μｍを超える層の厚さで、１００〜１０００ｎｍの粒度を得ることが可能である。
これらの結果の解釈の非限定的な仮説によれば、シリコンと炭素合金からなる中間層（または複数の層）は、主層の多結晶シリコンと比較してメッシュパラメータの差が大きい中間層は主層よりも小さい）。このようにして、非常に大きな密度の結晶欠陥が生成され、ポリシリコン層と中間層との間のエピタキシーの関係は、成長中に失われる。中間層の下の主要層の特定の多結晶配列は失われ、中間層の周りの主層の部分には再現されない。
これらの観察は、本発明によるトラップ層２の有利な特性を確立することを可能にする。
このように、トラッピング層は有利には１〜１０層の中間層を含むことができる。このようにして、過剰に複雑で高価な積層体を形成することなく、トラッピング層２の厚さが厚くても、５μｍを超えて、さらには１０μｍを超えても、トラッピング層２ａの粒子のサイズを制御することができる。
好ましくは、シリコンおよび炭素合金から形成されるか、または炭素から形成される各中間層２ｂは、主層２ａを形成する材料（または複数の材料）のメッシュパラメータよりも小さいメッシュパラメータを有する。
有利には、２つの連続する中間層２ｂの間に位置する主層２ａの部分の厚さは、０．２〜２．５μｍであってもよい。このようにして、この部分の上部において粒子が大き過ぎることが防止される。
トラップ層２は、２または１０μｍを超える厚さを有することができる。その厚さがこれらの限界値よりも大きいか又は小さいかにかかわらず、主層２ａは、１００〜１０００ｎｍの粒径からなり得る。次いで、従来技術による支持体で得ることができるものと比較して非常に改善されたＲＦ性能を有する支持体１が得られる。
中間層を形成するシリコンと炭素合金または炭素は、主層２ａを形成するものとは非常に異なる熱膨張係数を有することができる。この場合、厚さを制限することが好ましく、例えば１０または５ｎｍ未満である。このようにして、支持体１が高温に曝されたときに支持体１に応力を発生させることが回避される。
シリコンおよび炭素合金は、炭化ケイ素または炭素ドープシリコンとすることができる。優先的には、炭素ドープされたシリコンは５％を超える炭素を有する。
最後に、図１に示すように、支持体は、トラップ層２の上に直接的に絶縁層４を有することができる。この絶縁層４は、オプションであり、半導体構造を有する支持体１の組み立てを容易にすることができる。
本発明による支持体１の製造は、特に簡便であり、この業界の標準的な堆積装置で達成可能である。
この例によれば、ベース基板３が供給され、これは従来の堆積チャンバ内に配置される。それ自体よく知られているように、ベース基板３は、例えばその表面から自然酸化物の層を除去するために、その堆積の前に準備されてもよい。この工程は必須ではなく、この酸化物を保持することができる。それは、実際には、１〜２ｎｍの十分に微細であり、将来の熱処理が溶解によって完全に消失しない限り、絶縁効果（トンネル効果によるこの層を通した伝導）を有さない。
このチャンバは、多結晶シリコンで作られたこの場合、主層２ａを増加させるために、約１０００℃の温度で前駆体ガスの流れ、例えばＳｉＨ4を通過させる。
この堆積プロセスの所定の瞬間に、第２の前駆ガス、例えばＣ3Ｈ8を、中間層または複数の中間層２ｂを形成する目的で所与の期間チャンバに導入することができる。
第１のガスの流れは、この時間間隔中に中断されて、炭素が豊富な、または炭素からなる中間層２ｂを形成することができる。
あるいはまた、この時間中に第１のガスの流れを維持して、シリコンと炭素合金からなる中間層２ｂを形成してもよい。この合金中の炭素とシリコンの割合は、それぞれの前駆体の流れを調整することによって制御することができる。
求められる捕捉層２を形成するためにこのシーケンスを繰り返すことができ、種々の流れの循環期間は、連続する層２ａ、２ｂを分離する厚さを決定する。
炭素の中間層２ｂを主層２ａの下に配置し、ベース基板３と接触させたい場合、この基板を覆う可能性のある自然酸化物の層を除去することが好ましい。そして、カーボンの中間層２ｂを形成するために、約１０００℃の温度で、第１前駆体ガスの不在下で、第２前駆体ガスＣ3Ｈ8にベース基板を直接暴露することが可能である。ベース基板３自体が結晶質の性質を有する場合、それは結晶性または部分的に結晶性を有することができる。
炭素リッチな主層の部分２ａを形成するために、この部分の層を多結晶シリコンから形成し、Ｃ3Ｈ8のような炭素に富む雰囲気中でこの層をアニールする準備をすることも可能である。このアニール工程は、主層のセクション２ａの堆積に続いて、炭素リッチな雰囲気をチャンバに導入することによって、堆積装置内でその場で行うことができる。
トラッピング層２を堆積するためになされた選択が何であろうと、本発明による支持体１は、この堆積段階の終わりに利用可能である。それは、半導体構造との組立を容易にする滑らかな表面を提供するために、トラップ層２側に任意の研磨ステップを受けることができる。
支持体は、従来法で堆積された酸化シリコンまたは窒化シリコンなどの絶縁層４を備えることができる。この絶縁体４を研磨してもよい。
既に述べたように、支持体１の目的は、トラッピング層２と同じ側で半導体構造を受けることである。
この構造は、支持体１上に多くの方法で形成することができるが、有利には、この形成は有用層５を支持体上に転写する工程を含む。
それ自体よく知られているように、この転写は、通常、支持体１上にドナー基板の面を組み立てることによって行われる。これには、絶縁層４を設けても設けなくてもよい。同様に、ドナー基板には、絶縁層４と同じ性質または異なる性質の絶縁層６が予め設けられていてもよい。例えば、酸化ケイ素または窒化ケイ素であってもよい。
この組み立て工程の後、有用な層５を形成するために、ドナー基板の厚さを薄くする。この還元工程は、機械的または化学的薄化によって行うことができる。これは、例えばスマートカット（Ｓｍａｒｔ Ｃｕｔ）（商標）技術の原理に従って、ドナー基板に以前に導入された脆弱な領域での破損にもあてはまり得る。
研磨工程、還元または中性雰囲気下での熱処理、または犠牲酸化のような有用層５を仕上げるステップは、厚さの減少のステップと連動させることができる。
ドナー基板が単純な基板、すなわち集積デバイスを含まない場合、このようにして、半導体オンインシュレータタイプの基板が形成され、有用層５は本発明の支持体を含み、図３に示すようなブランク半導体の層である。次いで、集積デバイスを形成するために基板を使用することができる。
ドナー基板がその表面上に集積デバイスを形成するために予め処理されている場合、この方法の最後に、これらのデバイスを含む有用層５が利用可能である。
半導体構造とは、半導体材料から形成されていてもいなくても、一体型のデバイスを意味する。例えば、典型的にはタンタル酸リチウムのような圧電材料の層の上および中に生成される、表面または体積弾性波タイプのデバイスであってもよい。
半導体構造はまた、半導体材料に基づいているかどうかにかかわらず、一体型デバイスを形成することができるブランクデバイス材料の層を意味する。

Claims (15)

  1. ベース基板（３）上に配置された電荷トラップ層（２）を含む半導体構造用の支持体（１）であって、前記電荷トラップ層（２）は、多結晶主層（２ａ）と、前記主層（２ａ）中又は前記主層（２ａ）と前記ベース基板（３）との間に挟まれた少なくとも１層の、シリコンと炭素合金又はカーボンからなる中間層（２ｂ）であって、前記中間層（２ｂ）は１０００Ω・ｃｍを超える抵抗率を備えることを特徴とする半導体構造用の支持体（１）。
  2. 前記ベース基板（３）の抵抗率が１０００Ω・ｃｍを超える、請求項１に記載の支持体（１）。
  3. 前記トラップ層（２）は５μｍ又は１０μｍよりも大きい厚さを有する、請求項１または請求項２に記載の支持体（１）。
  4. １〜１０層の間の中間層（２ｂ）を備える、請求項１乃至３のいずれかに記載の支持体（１）。
  5. 前記主層（２ａ）と前記ベース基板（３）との間の炭素からなる単一の中間層（２ｂ）をさらに備える、請求項１乃至３のいずれかに記載の支持体（１）。
  6. 前記多結晶主層（２ａ）が、１００ｎｍと１０００ｎｍとの間のサイズのシリコン粒からなる、請求項１乃至５のいずれかに記載の支持体（１）。
  7. 各中間層（２ｂ）は、１０ｎｍ又は５ｎｍ未満の厚さを有する、請求項１乃至６のいずれかに記載の支持体（１）。
  8. 前記電荷トラップ層（２）上に絶縁層（４）を備える、請求項１乃至７のいずれかに記載の支持体（１）。
  9. 多結晶の前記中間層（２ｂ）は、５％を超える炭素を有するケイ素と炭素との合金からなる、請求項１乃至８のいずれかに記載の支持体（１）。
  10. 前記中間層（２ｂ）は炭化ケイ素である、請求項９に記載の支持体（１）。
  11. −請求項１乃至９のいずれかに記載の支持体（１）と、
    −前記支持体上の絶縁層（４，６）と、
    −前記絶縁層上の有用層（５）と
    を備える半導体構造。
  12. 前記有用層（５）は、少なくとも１つの集積されたデバイスを備える、請求項１１に記載の半導体構造。
  13. ａ．請求項１乃至９のいずれか一項に記載の支持体（１）を提供するステップと、
    ｂ．前記支持体（１）上に、前記半導体構造を形成するステップと
    を含む半導体構造の製造方法。
  14. 前記形成するステップｂは、前記支持体上に有用層（５）を転写するステップを含む、請求項１３に記載の方法。
  15. 前記有用層（５）が、少なくとも１つの集積されたデバイスを含む、請求項１４に記載の方法。
JP2018544865A 2016-02-26 2017-02-23 半導体構造用の支持体 Active JP6981629B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1651642A FR3048306B1 (fr) 2016-02-26 2016-02-26 Support pour une structure semi-conductrice
FR1651642 2016-02-26
PCT/FR2017/050400 WO2017144821A1 (fr) 2016-02-26 2017-02-23 Support pour une structure semi-conductrice

Publications (3)

Publication Number Publication Date
JP2019512870A JP2019512870A (ja) 2019-05-16
JP2019512870A5 JP2019512870A5 (ja) 2020-04-09
JP6981629B2 true JP6981629B2 (ja) 2021-12-15

Family

ID=55650590

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018544865A Active JP6981629B2 (ja) 2016-02-26 2017-02-23 半導体構造用の支持体

Country Status (9)

Country Link
US (1) US11251265B2 (ja)
EP (1) EP3420583B1 (ja)
JP (1) JP6981629B2 (ja)
KR (1) KR20190013696A (ja)
CN (1) CN109155276B (ja)
FR (1) FR3048306B1 (ja)
SG (2) SG11201807197PA (ja)
TW (1) TWI787172B (ja)
WO (1) WO2017144821A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3441506A4 (en) * 2016-04-05 2019-12-11 Sicoxs Corporation POLYCRYSTALLINE SIC SUBSTRATE AND METHOD FOR THE PRODUCTION THEREOF
FR3068506B1 (fr) * 2017-06-30 2020-02-21 Soitec Procede pour preparer un support pour une structure semi-conductrice
KR102652250B1 (ko) * 2018-07-05 2024-03-28 소이텍 집적 무선 주파수 디바이스를 위한 기판 및 이를 제조하기 위한 방법
FR3091011B1 (fr) * 2018-12-21 2022-08-05 Soitec Silicon On Insulator Substrat de type semi-conducteur sur isolant pour des applications radiofréquences
FR3104318B1 (fr) 2019-12-05 2023-03-03 Soitec Silicon On Insulator Procédé de formation d'un support de manipulation à haute résistivité pour substrat composite
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板
CN111979524B (zh) * 2020-08-19 2021-12-14 福建省晋华集成电路有限公司 一种多晶硅层形成方法、多晶硅层以及半导体结构
FR3116151A1 (fr) 2020-11-10 2022-05-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’une structure de piegeage d’un substrat utile
FR3117668B1 (fr) 2020-12-16 2022-12-23 Commissariat Energie Atomique Structure amelioree de substrat rf et procede de realisation
FR3134239A1 (fr) * 2022-03-30 2023-10-06 Soitec Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI)
WO2024115411A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes
WO2024115414A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes
WO2024115410A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes.

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864851A (ja) 1994-06-14 1996-03-08 Sanyo Electric Co Ltd 光起電力素子及びその製造方法
JP2907128B2 (ja) * 1996-07-01 1999-06-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
CN1856873A (zh) * 2003-09-26 2006-11-01 卢万天主教大学 制造具有降低的欧姆损耗的多层半导体结构的方法
US7202124B2 (en) * 2004-10-01 2007-04-10 Massachusetts Institute Of Technology Strained gettering layers for semiconductor processes
US8728870B2 (en) * 2007-07-04 2014-05-20 Shin-Etsu Handotai Co., Ltd. Thin film silicon wafer and method for manufacturing the same
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US8536021B2 (en) * 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8741739B2 (en) * 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
FR2999801B1 (fr) * 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
US8951896B2 (en) * 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9768056B2 (en) * 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
US9853133B2 (en) * 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
WO2017142849A1 (en) * 2016-02-19 2017-08-24 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a buried high resistivity layer
CN108022934A (zh) * 2016-11-01 2018-05-11 沈阳硅基科技有限公司 一种薄膜的制备方法
US10468486B2 (en) * 2017-10-30 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. SOI substrate, semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
WO2017144821A1 (fr) 2017-08-31
US20190058031A1 (en) 2019-02-21
US11251265B2 (en) 2022-02-15
SG10201913216XA (en) 2020-02-27
FR3048306A1 (fr) 2017-09-01
EP3420583A1 (fr) 2019-01-02
SG11201807197PA (en) 2018-09-27
FR3048306B1 (fr) 2018-03-16
CN109155276A (zh) 2019-01-04
JP2019512870A (ja) 2019-05-16
KR20190013696A (ko) 2019-02-11
EP3420583B1 (fr) 2021-08-04
CN109155276B (zh) 2023-01-17
TW201742108A (zh) 2017-12-01
TWI787172B (zh) 2022-12-21

Similar Documents

Publication Publication Date Title
JP6981629B2 (ja) 半導体構造用の支持体
US20220301847A1 (en) Support for a semiconductor structure
TWI610335B (zh) 貼合式soi晶圓的製造方法及貼合式soi晶圓
TWI544550B (zh) 具有減少的電損失的絕緣體上半導體型結構的製造方法及相應的結構
KR100878061B1 (ko) 복합물 기판의 제조방법
KR102652250B1 (ko) 집적 무선 주파수 디바이스를 위한 기판 및 이를 제조하기 위한 방법
KR20220032100A (ko) 전하 포획 층이 제공된 지지부 상에 전달된 얇은 층을 포함하는 구조체를 제조하기 위한 방법
US12009209B2 (en) Process for preparing a support for a semiconductor structure
KR20180015634A (ko) 접합 soi 웨이퍼의 제조방법
TWI804626B (zh) 貼合式soi晶圓的製造方法及貼合式soi晶圓

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200225

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200408

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210506

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210817

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210922

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211012

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211110

R150 Certificate of patent or registration of utility model

Ref document number: 6981629

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150