JPH0964320A

JPH0964320A - Ｓｏｉ基板並びにそれを用いた半導体装置およびその製造方法

Info

Publication number: JPH0964320A
Application number: JP22026695A
Authority: JP
Inventors: Taku Harada; 卓原田; Kenji Nagai; 謙治永井; Satoshi Ueno; 聡上野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-08-29
Filing date: 1995-08-29
Publication date: 1997-03-07

Abstract

(57)【要約】【目的】対基板寄生素子による影響を軽減することに
より信号の減衰を防止して、高周波特性を良好にするこ
とが可能な技術を提供する。【構成】バイポーラトランジスタＱからなる能動素
子、あるいは負荷抵抗ＲＬおよび帰還抵抗ＲＥからなる
受動素子のような回路素子を形成した各半導体領域４
Ａ、４Ｂ、４Ｃが、約５０Ωｃｍ以上の抵抗率を有する
支持基板２上に形成される。支持基板２の抵抗率を高め
たことで、対基板寄生素子による影響を軽減することに
より信号の減衰を緩和して、高周波特性を良好にするこ
とが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＳＯＩ基板並びにそれ
を用いた半導体装置およびその製造方法に関し、特に、
支持基板上に絶縁膜を介して形成された半導体層に所望
の回路素子を形成する分野に適用して有効な技術に関す
る。

【０００２】

【従来の技術】最近、特に超高周波領域で使用するアナ
ログＩＣ（半導体集積回路）の要求が高まっている。こ
の超高周波用ＩＣは、例えばベースバンド光通信のよう
に１０（Ｇｂｉｔ／ｓ）もの伝送速度を必要とする光伝
送用の広帯域増幅器を構成する場合に用いられる。

【０００３】このような高速用のＩＣを一般に用いられ
ているＳｉ単結晶基板を用いて、この基板に直接回路素
子を形成して製造した場合、基板内に等価的に形成され
る接合容量が高周波信号に大きな影響を与えるようにな
る。このため、Ｓｉを支持基板として用いて、この上に
酸化膜（ＳｉＯ₂）のような絶縁膜を介してＳｉ層を形
成した、いわゆるＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎ
ｓｕｌａｔｏｒ）層を形成して、このＳＯＩ層のＳｉ層
に回路素子を形成するようにしたＩＣが広く採用されて
いる。このようにして製造されたＩＣでは、Ｓｉ支持基
板上に絶縁膜を介して形成されたＳｉ層に、イオン打ち
込み法、拡散法などの不純物ドーピング方法で所望の回
路素子が形成されるので、接合容量をほとんどなくすこ
とができる。

【０００４】このように回路素子を形成すべきＳＯＩ層
がＳｉ支持基板上に形成された基板（以下、単にＳＯＩ
基板と称する）を製造する技術は、例えば、応用物理学
会誌、１９９１年、第６０巻、第８号、Ｐ７９０〜Ｐ７
９３に記載されている。あるいは、丸善株式会社発行、
「半導体シリコン結晶工学」、平成５年９月３０日発
行、Ｐ２２９〜Ｐ２３６に記載されている。

【０００５】これらの文献に記載されているように、Ｓ
ＯＩ基板は、少なくとも一方側に酸化膜が形成された２
枚のＳｉ基板を張り合わせることにより製造される。

【０００６】このようなＳＯＩ基板は、一般にＭＯＳＦ
ＥＴを形成する必要性から１ｍΩ（ミリオーム）ｃｍか
ら１０Ωｃｍ程度の抵抗率のものがＳＯＩ層および支持
基板に用いられてきている。この場合、数ｍΩｃｍの抵
抗率の支持基板を用いた場合には、トランジスタの対基
板寄生素子として、純容量が見えるので高速用半導体装
置の実現は困難となる。また、１０Ωｃｍ程度の抵抗率
の支持基板を用いた場合には、例えばＩＳＳＣＣＤＩ
ＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰＡＰＥＲＳ、
Ｐ２０２〜Ｐ２０３、Ｆｅｂ．１９９２に記載されてい
るように、基板は基板抵抗Ｒｓと基板容量Ｃｓとの並列
回路によりモデル化されることが知られている。

【０００７】このようなＳＯＩ基板を用いて例えば伝送
線路を形成すれば、対基板寄生素子である基板抵抗Ｒｓ
の存在によりこの影響を受けて、損失の大きな伝送線路
しか形成できないことになる。

【０００８】さらに、そのようなＳＯＩ基板を用いて、
バイポーラ型トランジスタを形成した場合、基板抵抗Ｒ
ｓ、基板容量Ｃｓおよびコレクタ・基板間容量Ｃｔｓか
らなる対基板寄生素子が形成されるようになる。そし
て、トランジスタおよびこのコレクタに接続されるよう
にインピーダンス負荷として負荷抵抗ＲＬを形成すると
ともに、そのエミッタに接続されるように帰還抵抗ＲＥ
を形成したＩＣを製造して、エミッタ接地型のエミッタ
帰還増幅器を構成したとすると、この帰還増幅器のトラ
ンジスタのインピーダンス負荷は、対基板寄生素子の影
響を受けて負荷抵抗ＲＬ以外の回路素子が接続された形
になる。

【０００９】すなわち、この場合の帰還増幅器の等価回
路は、前記のような基板抵抗Ｒｓと基板容量Ｃｓとの並
列回路にコレクタ・基板間容量Ｃｔｓが直列に接続され
て、この直列回路が負荷抵抗ＲＬに並列に接続された形
になる。このため、増幅器は対基板寄生素子の影響を受
けて信号が減衰するようになるので、増幅率対周波数の
関係を示す周波数特性において、広帯域にわたってフラ
ットな増幅率を得るのが困難になる。

【００１０】これについてより詳細に説明すると、増幅
率対周波数の関係を示す周波数特性において、低周波数
帯域ではインピーダンス負荷はほとんど対基板寄生素子
の影響を受けないので、ほぼ負荷抵抗ＲＬのみとなるた
め、増幅率は（ＲＬ／ＲＥ）で与えられる。

【００１１】次に、１／（２π・Ｒｓ・Ｃｔｓ）で示さ
れる中間周波数ｆｏを越える中間周波数帯域では基板容
量Ｃｓの影響はほとんどなく、コレクタ・基板間容量Ｃ
ｔｓがショートして見えるため、インピーダンス負荷は
負荷抵抗ＲＬと基板抵抗Ｒｓとの並列合成抵抗｛（ＲＬ
・Ｒｓ）／（ＲＬ＋Ｒｓ）｝となる。よって、増幅率は
（ＲＬ／ＲＥ）・｛Ｒｓ／（ＲＬ＋Ｒｓ）｝で与えられ
る。さらに、高周波数帯域では基板容量Ｃｓがショート
して見えるため、増幅率は０に漸近する。

【００１２】従って、増幅率対周波数の関係を示す周波
数特性において、低周波数帯域の増幅率（ＲＬ／ＲＥ）
と、中間周波数ｆｏを越える中間周波数帯域の増幅率
（ＲＬ／ＲＥ）・｛Ｒｓ／（ＲＬ＋Ｒｓ）｝とを比較す
れば明らかなように、中間周波数帯域の増幅率は低周波
数帯域の増幅率よりも低下するので、増幅率の帯域内偏
差が避けられなくなる。このため、広帯域にわたってフ
ラットな増幅率が得られなくなる。

【００１３】

【発明が解決しようとする課題】前記のように従来のＳ
ＯＩ基板を用いて半導体装置を形成した場合には、基板
に形成される対基板寄生素子の影響を受けて信号が減衰
するので高周波特性が劣化するという問題がある。

【００１４】すなわち、従来の半導体装置では、ＳＯＩ
基板のＳｉ層にＭＯＳＦＥＴ、バイポーラトランジスタ
などの能動素子、あるいは抵抗、容量などの受動素子の
ような回路素子を形成して増幅器を組み込んだような場
合、基板抵抗Ｒｓ、基板容量Ｃｓおよびコレクタ・基板
間容量Ｃｔｓのような対基板寄生素子が形成されるの
で、この影響を受けるようになる。この結果、例えばベ
ースバンド光通信のような光伝送用の広帯域増幅器を用
いているシステムでは対基板寄生素子の影響がそのまま
伝送特性の劣化として現われるので、情報を正確かつ高
速に伝送する上で支障が生じるようになる。

【００１５】本発明の目的は、対基板寄生素子による影
響を軽減することにより信号の減衰を防止して、高周波
特性を良好にすることが可能な技術を提供することにあ
る。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。

【００１８】（１）本発明のＳＯＩ基板は、支持基板上
に絶縁膜を介して半導体層が形成されるＳＯＩ基板であ
って、前記支持基板は約５０Ωｃｍ以上の抵抗率を有し
ている。

【００１９】（２）本発明の半導体装置は、約５０Ωｃ
ｍ以上の抵抗率を有する支持基板上に絶縁膜を介して半
導体層が形成され、この半導体層が複数の領域に絶縁分
離されて、各領域の半導体層に所望の回路素子が形成さ
れている。

【００２０】（３）本発明の半導体装置の製造方法は、
約５０Ωｃｍ以上の抵抗率を有する支持基板を用意する
工程と、この支持基板上に絶縁膜を介して半導体層を形
成する工程と、この半導体層を素子分離膜によって複数
の領域に絶縁分離する工程と、各領域の半導体層に所望
の回路素子を形成する工程とを含んでいる。

【００２１】

【作用】上述した（１）の手段によれば、本発明のＳＯ
Ｉ基板は、約５０Ωｃｍ以上の抵抗率を有する支持基板
上に絶縁膜を介して半導体層が形成されるので、支持基
板の抵抗率を高めたことで、対基板寄生素子による影響
を軽減することにより信号の減衰を防止して、高周波特
性を良好にすることが可能となる。

【００２２】上述した（２）の手段によれば、本発明の
半導体装置は、約５０Ωｃｍ以上の抵抗率を有する支持
基板上に絶縁膜を介して半導体層が形成され、この半導
体層が複数の領域に絶縁分離されて、各領域の半導体層
に所望の回路素子が形成されるので、支持基板の抵抗率
を高めたことで、対基板寄生素子による影響を軽減する
ことにより信号の減衰を防止して、高周波特性を良好に
することが可能となる。

【００２３】上述した（３）の手段によれば、本発明の
半導体装置の製造方法は、約５０Ωｃｍ以上の抵抗率を
有する支持基板を用意する工程と、この支持基板上に絶
縁膜を介して半導体層を形成する工程と、この半導体層
を素子分離膜によって複数の領域に絶縁分離する工程
と、各領域の半導体層に所望の回路素子を形成する工程
とを含んでいるので、支持基板の抵抗率を高めたこと
で、対基板寄生素子による影響を軽減することにより信
号の減衰を防止して、高周波特性を良好にすることが可
能となる。

【００２４】以下、本発明について、図面を参照して実
施例とともに詳細に説明する。

【００２５】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２６】

【実施例】

（実施例１）図１は本発明の実施例１によるＳＯＩ基板
を示す断面図である。ＳＯＩ基板１は、例えばＳｉ単結
晶からなる厚さ約４００〜５００μｍの支持基板２上
に、例えば酸化膜（ＳｉＯ₂）からなる厚さ約０．５〜
１．０μｍの絶縁膜３を介して、例えばＮ型Ｓｉ単結晶
からなる厚さ約２〜３μｍの半導体層４が形成されてい
る。

【００２７】ここで、ＳＯＩ基板１を構成している支持
基板２は、周知のフローティングゾーン法（ＦＺ法）に
よって製造されたＳｉ単結晶からなり、その抵抗率は約
５０Ωｃｍ以上を有するものが用いられる。例えば
（株）オーム社発行、「ＬＳＩプロセス工学」、平成３
年８月２０日発行、Ｐ６３に記載されているように、特
に、Ｓｉ単結晶をそのようにＦＺ法によって製造するこ
とにより、抵抗率の高いＳｉ単結晶を容易に得ることが
できる。また、このようなＳｉ単結晶は特別に用意する
ことなく、一般に出回っているものをそのまま利用でき
るので、コストアップが避けられる。

【００２８】このように、支持基板２として抵抗率の高
い材料を用いることにより、半導体層４に対して所望の
回路素子を形成した場合、対基板寄生素子による影響を
軽減することが可能となる。この軽減の度合いは抵抗率
が高くなるほど顕著となるが、ほぼ５０Ωｃｍ以上のも
のを用いることにより、従来例（約１ｍΩｃｍ〜１０Ω
ｃｍ）に比較して良い結果が得られる。

【００２９】また、ＳＯＩ層を構成している半導体層４
は、周知のチョクラルスキー法（ＣＺ法）によって製造
されたＳｉ単結晶からなり、その抵抗率は約１ｍΩｃｍ
〜１０Ωｃｍを有するものが用いられる。この半導体層
４は、ＭＯＳＦＥＴ、バイポーラトランジスタなどの回
路素子を形成する関係上、抵抗率は低く設定され、この
ように抵抗率の低い半導体層は、ＣＺ法によって製造す
るのが有利である。また、このＣＺ法によれば転移の少
ない結晶が製造できるので、ＭＯＳＦＥＴのような回路
素子を形成する場合適している。

【００３０】次に、本実施例のＳＯＩ基板１の製造方法
を、図２乃至図４を参照して工程順に説明する。

【００３１】まず、図２に示すように、酸化膜からなる
厚さ約０．５〜１．０μｍの絶縁膜３Ａを形成した、抵
抗率約１ｍΩｃｍ〜１０Ωｃｍを有する、厚さ約４００
〜５００μｍのＣＺ法によって製造されたＮ型Ｓｉ単結
晶からなる半導体基板５を用意する。このような半導体
基板５は、予め酸素を含む雰囲気内で約１２００℃で１
〜２時間、熱酸化処理することにより得られる。この半
導体基板５は、後述するように、能動素子および受動素
子からなる所望の回路素子を形成する半導体層となる。

【００３２】同様にして、酸化膜からなる厚さ約０．５
〜１．０μｍの絶縁膜３Ｂを形成した、抵抗率約５０Ω
ｃｍ以上を有する、厚さ約４００〜５００μｍのＦＺ法
によって製造されたＮ型Ｓｉ単結晶からなる支持基板２
を用意する。絶縁膜３Ｂの形成は、前記と同様に酸化処
理によって行うことができる。支持基板２は、後述する
ように、能動素子あるいは受動素子のような所望の回路
素子を形成する半導体層を支持する支持基板となる。

【００３３】続いて、図３に示すように、絶縁膜３Ａ、
３Ｂ同士が接するように半導体基板５と支持基板２を重
ね合わせた状態で、大気のような酸素を含む雰囲気内で
８００℃以上で、２０〜３０分間熱酸化処理する。これ
によって、各絶縁膜３Ａ、３Ｂが相互に反応することに
より一体の絶縁膜３となり、この結果として、半導体基
板５と支持基板２は一体に接着される。この場合、半導
体基板５であるＳｉと支持基板２であるＳｉは、同一材
料なので良好な状態で接着が行われる。

【００３４】次に、一体化された基板を半導体基板５側
から研磨処理を施して加工することにより、図４の破線
で示すように半導体基板の大部分を除去して、厚さ約２
〜３μｍの半導体層４を形成する。これによって、Ｎ型
Ｓｉ単結晶からなる支持基板２上に酸化膜からなる絶縁
膜３を介してＮ型Ｓｉ単結晶からなる半導体層４が形成
された、図１に示したようなＳＯＩ基板１が得られる。

【００３５】このような実施例１によれば次のような効
果が得られる。

【００３６】ＭＯＳＦＥＴ、バイポーラトランジスタな
どの能動素子、あるいは抵抗、容量などの受動素子のよ
うな所望の回路素子を形成すべき半導体層４が、約５０
Ωｃｍ以上の抵抗率を有する支持基板２上に形成される
ので、支持基板２の抵抗率を高めたことで、対基板寄生
素子による影響を軽減することにより信号の減衰を緩和
して、高周波特性を良好にすることが可能となる。

【００３７】（実施例２）図５は本発明の実施例２によ
る半導体装置を示す断面図で、実施例１で得られたＳＯ
Ｉ基板１を用いてその半導体層４に例えばバイポーラ型
トランジスタＱおよびこのコレクタに接続されるように
インピーダンス負荷として負荷抵抗ＲＬを形成するとと
もに、そのエミッタに接続されるように帰還抵抗ＲＥを
形成したＩＣを製造して、図６に示すような等価回路を
有するエミッタ接地型のエミッタ帰還増幅器を構成した
例で示している。

【００３８】本実施例の半導体装置７は、約５０Ωｃｍ
以上の抵抗率を有する支持基板２上に絶縁膜３を介して
形成されたＮ型Ｓｉ単結晶からなる厚さ約２〜３μｍの
半導体層４が素子分離膜８によって複数の領域４Ａ、４
Ｂ、４Ｃに絶縁分離されて、各領域４Ａ、４Ｂ、４Ｃに
は以下のように所望の回路素子が形成されている。

【００３９】１つのＮ型領域４Ｂには能動素子として働
く例えばＮＰＮ型バイポーラ型トランジスタＱが形成さ
れている。９はＮ型コレクタ領域、１０はＰ型ベース領
域、１１はＮ＋型エミッタ領域、１２はＮ＋型コレクタ
コンタクト領域、１３はコレクタ電極層、１４はベース
電極層、１５はエミッタ電極層、１６は酸化膜（ＳｉＯ
₂）などからなる表面保護用の絶縁膜である。各電極層
１３、１４、１５としては例えばＡｌ合金などが用いら
れる。

【００４０】また、他のＮ型領域４ＡにはＰ型領域１８
が形成され、このＰ型領域１８はこの端部にコレクタ電
極層１３が接続されてトランジスタＱの負荷抵抗ＲＬと
して用いられる。

【００４１】さらに、その他のＮ型領域４ＣにはＰ型領
域１９が形成され、このＰ型領域１９はこの端部にエミ
ッタ電極層１５が接続されてトランジスタＱの帰還抵抗
ＲＥとして用いられる。なお、負荷抵抗ＲＬおよび帰還
抵抗ＲＥの構成は一例を示したものであり、各半導体領
域１８、１９を利用することなく、絶縁膜１６上に各種
の抵抗膜を形成して構成することもできる。これらの抵
抗膜としては、例えば周知の多結晶ＳｉやＷ、Ｍｏ、Ｔ
ｉ、Ｔａなどの高融点材料を用いることができる。図６
は以上の半導体装置７によって構成されるエミッタ帰還
増幅器の等価回路を示している。

【００４２】次に、本実施例の半導体装置７の製造方法
を、図７乃至図１０を参照して工程順に説明する。

【００４３】まず、図７に示すように、実施例１によっ
て得られたＳＯＩ基板１を用いて、Ｎ型Ｓｉ単結晶から
なる厚さ約２〜３μｍの半導体層４の表面に酸化膜から
なる絶縁膜１６を形成した後、回路素子を形成すべき部
分以外の表面に例えば窒化膜（Ｓｉ₃Ｎ₄）のような耐酸
化性マスク膜２１を形成する。

【００４４】次に、図８に示すように、この基板１を酸
素を含む雰囲気内で約１２００℃で１〜２時間、熱酸化
処理することにより、耐酸化性マスク膜２１で覆われな
い部分に半導体層４の全厚にわたって酸化膜からなる素
子分離膜８を形成する。このような酸化技術は、周知の
ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎＯｆＳ
ｉｌｉｃｏｎ）を利用することにより、容易に酸化膜を
形成することができる。この結果、半導体層４は素子分
離膜８によって複数の領域４Ａ、４Ｂ、４Ｃに絶縁分離
される。

【００４５】続いて、図９に示すように、耐酸化性マス
ク膜２１を除去した後、各領域４Ａ、４Ｂ、４Ｃに対し
て、周知の不純物イオン打ち込み法、拡散法などによっ
て不純物を導入して、所望の回路素子を形成する。すな
わち、Ｎ型領域４Ｂに対してはＮＰＮ型バイポーラ型ト
ランジスタＱを形成するために、Ｎ型コレクタ領域９、
Ｐ型ベース領域１０、Ｎ＋型エミッタ領域１１、Ｎ＋型
コレクタコンタクト領域１２を形成する。また、Ｎ型領
域４Ａに対しては負荷抵抗ＲＬを形成するために、Ｐ型
領域１８を形成する。さらに、Ｎ型領域４Ｃに対しては
帰還抵抗ＲＥを形成するためにＰ型領域１９を形成す
る。

【００４６】次に、図１０に示すように、Ｎ＋型コレク
タコンタクト領域１２とＰ型領域１８を接続するように
コレクタ電極層１３を形成し、Ｐ型ベース領域１０にベ
ース電極層１４を形成し、Ｎ＋型エミッタ領域１１とＰ
型領域１９を接続するようにエミッタ電極層１５を形成
することにより、図５に示したような半導体装置７が得
られる。

【００４７】支持基板２としてＦＺ法によって製造され
たＳｉ単結晶を用いると、ＦＺ法による単結晶は転移が
生じ易いので、素子分離膜８を形成する場合前記のよう
に高温の雰囲気に晒すと、この高温の影響で支持基板２
の転移の部分で半導体層２がスリップして段差ができ易
くなる。この段差部分に回路素子が形成されると、この
回路素子は不良になる。例えば、半導体層４を０．５μ
ｍ程度の厚さに形成して、回路素子として完全空乏層型
ＭＯＳＦＥＴを製造するような場合には、そのスリップ
が問題になってくる。従って、支持基板２にほとんど熱
的影響を与えることなく、半導体層４に素子分離膜８を
形成することが望ましい。

【００４８】図１１はこのような一手段を示すもので、
まず図１１（ａ）に示すように、ＳＯＩ基板１を酸素雰
囲気中に晒した後、素子分離膜を形成すべき半導体層４
に対して、矢印のように部分的にかつ瞬間的に、レーザ
照射を行って約９００〜１２００℃で熱処理する。これ
によって、レーザ照射された半導体層４の部分には、図
１１（ｂ）に示すように、酸化膜からなる素子分離膜８
が形成され、半導体層４は複数の領域４Ａ、４Ｂ、４Ｃ
に絶縁分離される。この処理においては、素子分離膜８
を形成すべき半導体層４に対してのみ部分的にかつ瞬間
的にレーザ照射が行われるので、支持基板２に対しては
ほとんど熱的影響はない。従って、前記したようなスリ
ップは起きないので半導体層４における段差の形成を避
けることができる。

【００４９】図１２は他の手段を示すもので、まず図１
２（ａ）に示すように、半導体層４の不要部分をレジス
トマスク２２で覆った状態で、素子分離膜を形成すべき
半導体層４に対して、酸素イオンを矢印のように打ち込
む。次に、レジストマスク２２を除去した後、酸素イオ
ンを打ち込んだ部分に対して、瞬間的にレーザ照射を行
って、あるいは瞬間的に赤外線のような熱線を照射する
ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）を
行って、約９００〜１２００℃でアニール処理する。こ
れによって、酸素イオンが打ち込まれた部分には、図１
２（ｂ）に示すように、酸化膜からなる素子分離膜８が
形成され、半導体層４は複数の領域４Ａ、４Ｂ、４Ｃに
絶縁分離される。この処理においても、素子分離膜８を
形成すべき半導体層４に対してのみ部分的にかつ瞬間的
にレーザ照射が行われるので、支持基板２に対してはほ
とんど熱的影響はない。従って、半導体層４における段
差の形成を避けることができる。なお、酸素イオンを打
ち込んだ場合には、前記したような温度よりも低い温度
でアニール処理を行うと、半導体層は完全な酸化膜が形
成されずに高い抵抗状態となるが、これでも素子分離膜
として十分に作用させることができる。

【００５０】図６の等価回路において、トランジスタＱ
の出力側に接続された負荷抵抗ＲＬには、基板抵抗Ｒｓ
とコレクタ・基板間容量Ｃｔｓとの直列回路が並列に接
続される。ここで、特に問題となる高周波帯域では、コ
レクタ・基板間容量Ｃｔｓは無視できるので、実質的に
負荷抵抗ＲＬには基板抵抗Ｒｓのみが並列に接続された
形になる。しかし、本実施例による半導体装置７では、
約５０Ωｃｍ以上の高い支持基板２を用いていることに
より基板抵抗Ｒｓは高くなるため、高周波帯域における
並列抵抗の合成値ははぼ負荷抵抗ＲＬのみの値になる。

【００５１】この結果、本実施例においては、増幅器に
より広帯域増幅器を構成した場合、増幅率対周波数の関
係を示す周波数特性は、図１３に示すようになり、低周
波帯域から高周波帯域に及ぶ広帯域にわたってフラット
な増幅率が得られるようになる。すなわち、中間周波数
ｆｏを越える中間周波数帯域でも、インピーダンス負荷
は負荷抵抗ＲＬと基板抵抗Ｒｓとの並列合成抵抗となら
ないので、中間周波数帯域の増幅率は低周波数帯域の増
幅率と同じように（ＲＬ／ＲＥ）で示されるため、増幅
率の帯域内偏差が避けられるようになる。破線は、従来
例による周波数特性を示しており、特に高周波帯域での
増幅率は（ＲＬ／ＲＥ）・｛Ｒｓ／（ＲＬ＋Ｒｓ）｝と
なるため、低周波数帯域の増幅率より低下している。さ
らに、本実施例によれば、基板抵抗Ｒｓが高くなること
により、コレクタ・基板間容量Ｃｔｓは無視できるの
で、帯域幅を広くとることができるようになる。

【００５２】このような実施例２によれば次のような効
果が得られる。

【００５３】（１）バイポーラトランジスタＱからなる
能動素子、あるいは負荷抵抗ＲＬおよび帰還抵抗ＲＥか
らなる受動素子のような回路素子を形成した各半導体領
域４Ａ、４Ｂ、４Ｃが、約５０Ωｃｍ以上の抵抗率を有
する支持基板２上に形成されるので、支持基板２の抵抗
率を高めたことで、対基板寄生素子による影響を軽減す
ることにより信号の減衰を緩和して、高周波特性を良好
にすることが可能となる。

【００５４】例えば増幅器を構成した場合、基板抵抗Ｒ
ｓの値が大きくなっているので、高周波帯域における両
抵抗の並列抵抗の合成値は負荷抵抗ＲＬのみの値になる
ため、増幅器の負荷は低周波帯域から高周波帯域にわた
って実質的に負荷抵抗ＲＬのみの値になる。よって、低
周波帯域から高周波帯域に及ぶ広帯域にわたってフラッ
トな増幅率が得られるようになる。

【００５５】（２）抵抗率の高い支持基板２を用いるこ
とで、コレクタ・基板間容量Ｃｔｓを無視できるので、
帯域幅を広くとることができる。

【００５６】（実施例３）図１４は本発明の実施例３に
よる半導体装置を示す断面図で、ＳＯＩ基板１として、
部分的にＳｉ多結晶層２４が埋め込まれたＳｉ単結晶層
２３から構成された支持基板２上に絶縁膜３を介して、
抵抗率約１ｍΩｃｍ〜１０Ωｃｍを有する、厚さ約２〜
３μｍのＮ型Ｓｉ単結晶からなる半導体層４が形成され
たものを用いて、この半導体層４に図６に示すような等
価回路を有するエミッタ接地型のエミッタ帰還増幅器を
構成した例で示している。

【００５７】半導体層４は、ＣＺ法によって製造された
半導体基板を使用して、前記したような張り合わせ技術
を利用して形成することが可能である。あるいは、ＣＶ
Ｄ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉ
ｏｎ）法によって形成することができる。素子分離膜８
によって絶縁分離された複数の領域４Ａ、４Ｂ、４Ｃに
は、実施例２と同様な回路素子が形成されている。

【００５８】支持基板２のＳｉ単結晶層２３としては、
例えばＣＺ法によって製造された抵抗率約１ｍΩｃｍ〜
１０Ωｃｍを有する、例えば厚さ約４００〜５００μｍ
のＮ型Ｓｉ単結晶からなるものが用いられている。そし
て、このＳｉ単結晶層２３の、各回路素子が形成されて
いる半導体層４の各領域４Ａ、４Ｂ、４Ｃの直下には、
エッチングによって溝２５が形成されて、この溝２５に
はＳｉ多結晶層２４が埋め込まれている。このＳｉ多結
晶層２４はノンドープに形成されて、この抵抗率は実施
例２と同様に約５０Ωｃｍ以上を有するように形成され
る。Ｓｉ多結晶層２４によって高い抵抗率を得ることに
より、Ｓｉ単結晶層２３としてはＣＺ法によって製造さ
れた低い抵抗率を有するものを用いることが可能とな
る。

【００５９】このように、支持基板２の一部にＳｉ多結
晶層２４を用いることにより、Ｓｉは比較的熱伝導率が
高いので（約１６８Ｗ／ｍｋ、０℃）、ＩＣを製造した
場合、放熱性を改善することができる。これにより、例
えば最近普及しつつあるＭＭ（Ｍｏｎｏｌｉｔｈｉｃ
Ｍｉｃｒｏｗａｖｅ）ＩＣを製造するような場合、半導
体材料として高価なＧａＡｓを用いることなく、安価な
Ｓｉを用いることが可能となる。また、Ｓｉ多結晶層２
４とＳｉ単結晶層２３とを組み合わせているので、熱膨
張率を一致させることができるので、熱による変形を防
止することが可能となる。さらに、機械的強度の向上を
図ることが可能となる。なお、Ｓｉ多結晶層２４の代わ
りに、酸化膜（ＳｉＯ₂）のような絶縁膜を用いるよう
にしても良い。

【００６０】従って、このような実施例３によれば、実
施例２と同様な効果が得られる他に、次のような効果が
得られる。

【００６１】支持基板２を部分的にＳｉ多結晶層２４が
埋め込まれたＳｉ単結晶層２３により構成したので、半
導体装置の放熱性、熱的変形を防止することが可能とな
り、また機械的強度を向上することが可能となる。

【００６２】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００６３】例えば、前記実施例で示した支持基板、絶
縁膜、半導体層などの厚さ寸法は一例を示したものであ
り、これらの値は形成すべき回路素子に応じて任意の変
更が可能である。また、各半導体層の導電型も実施例に
限らず、任意の導電型を選ぶことが可能である。

【００６４】さらに、前記実施例では増幅器を構成する
能動素子としてバイポーラトランジスタを形成する例で
説明したが、これに限らずＭＯＳＦＥＴを形成するよう
にしても良い。

【００６５】さらにまた、支持基板上に形成する半導体
層を絶縁分離する素子分離膜は絶縁膜に限らず、ＰＮ接
合を形成するようにしても良い。

【００６６】さらにまた、ＳＯＩ基板あるいは半導体装
置の製造方法で説明した熱処理工程における温度、時間
などの条件は一例を示したものであり、適宜変更が可能
である。

【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
装置の技術に適用した場合について説明したが、それに
限定されるものではない。本発明は、少なくとも対基板
寄生素子による影響を受けることなく動作させる回路素
子を形成する条件のものには適用できる。

【００６８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００６９】能動素子あるいは受動素子のような所望の
回路素子を形成すべき半導体層が、約５０Ωｃｍ以上の
抵抗率を有する支持基板上に形成されるので、支持基板
の抵抗率を高めたことで、対基板寄生素子による影響を
軽減することにより信号の減衰を緩和して、高周波特性
を良好にすることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例１によるＳＯＩ基板を示す断面
図である。

【図２】本発明の実施例１によるＳＯＩ基板の製造方法
の一工程を示す断面図である。

【図３】本発明の実施例１によるＳＯＩ基板の製造方法
の他の工程を示す断面図である。

【図４】本発明の実施例１によるＳＯＩ基板の製造方法
のその他の工程を示す断面図である。

【図５】本発明の実施例２による半導体装置を示す断面
図である。

【図６】本発明の実施例２による半導体装置の等価回路
図である。

【図７】本発明の実施例２による半導体装置の製造方法
の一工程を示す断面図である。

【図８】本発明の実施例２による半導体装置の製造方法
の他の工程を示す断面図である。

【図９】本発明の実施例２による半導体装置の製造方法
の他の工程を示す断面図である。

【図１０】本発明の実施例２による半導体装置の製造方
法のその他の工程を示す断面図である。

【図１１】本発明の実施例２による半導体装置の製造方
法のその他の工程を示すもので、（ａ）、（ｂ）は断面
図である。

【図１２】本発明の実施例２による半導体装置の製造方
法のその他の工程を示すもので、（ａ）、（ｂ）は断面
図である。

【図１３】本発明の実施例２による半導体装置によって
得られた増幅率対周波数の関係を示す周波数特性であ
る。

【図１４】本発明の実施例３による半導体装置を示す断
面図である。

【符号の説明】

１…ＳＯＩ基板、２…支持基板、３…絶縁膜、４、４
Ａ、４Ｂ、４Ｃ…半導体層、５…半導体基板、７…半導
体装置、８…素子分離膜、９…コレクタ領域、１０…ベ
ース領域、１１…エミッタ領域、１２…コレクタコンタ
クト領域、１３…コレクタ電極層、１４…ベース電極
層、１５…エミッタ電極層、１６…絶縁膜（表面保護
膜）、１８、１９…抵抗領域、２１…耐酸化性マスク
膜、２３…Ｓｉ単結晶層、２４…Ｓｉ多結晶層、２５…
溝。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/73

Claims

【特許請求の範囲】

【請求項１】支持基板上に絶縁膜を介して半導体層が
形成されるＳＯＩ基板であって、前記支持基板は約５０
Ωｃｍ以上の抵抗率を有することを特徴とするＳＯＩ基
板。
【請求項２】前記半導体層はチョクラルスキー法によ
って製造されたＳｉ単結晶層からなるとともに、前記支
持基板はフローティングゾーン法によって製造されたＳ
ｉ単結晶層からなることを特徴とする請求項１に記載の
ＳＯＩ基板。
【請求項３】前記支持基板は、部分的にＳｉ多結晶層
が埋め込まれたＳｉ単結晶層からなることを特徴とする
請求項１に記載のＳＯＩ基板。
【請求項４】約５０Ωｃｍ以上の抵抗率を有する支持
基板上に絶縁膜を介して半導体層が形成され、この半導
体層が複数の領域に絶縁分離されて、各領域の半導体層
に所望の回路素子が形成されたことを特徴とする半導体
装置。
【請求項５】前記支持基板は、部分的にＳｉ多結晶層
が埋め込まれたＳｉ単結晶層からなることを特徴とする
請求項４に記載の半導体装置。
【請求項６】約５０Ωｃｍ以上の抵抗率を有する支持
基板を用意する工程と、この支持基板上に絶縁膜を介し
て半導体層を形成する工程と、この半導体層を素子分離
膜によって複数の領域に絶縁分離する工程と、各領域の
半導体層に所望の回路素子を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
【請求項７】酸素雰囲気中において、前記支持基板に
対してほとんど熱的影響を与えることなく前記半導体層
を部分的にかつ瞬間的に熱処理して、前記素子分離膜を
形成することを特徴とする請求項６に記載の半導体装置
の製造方法。
【請求項８】前記半導体層を部分的にかつ瞬間的に熱
処理する手段として、レーザ照射を行うことを特徴とす
る請求項７に記載の半導体装置の製造方法。
【請求項９】前記半導体層に部分的に酸素イオンを打
ち込んだ後、半導体層を部分的にかつ瞬間的にアニール
処理を行って、前記素子分離膜を形成することを特徴と
する請求項６に記載の半導体装置の製造方法。