KR100366896B1 - 반도체 장치 - Google Patents

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KR100366896B1
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산요 덴키 가부시키가이샤
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Abstract

대면적을 필요로 하는 확장 전극에 기인하는 기생 용량의 한 단을 고 비저항으로 함으로써, 일렉트릭 컨덴서 마이크 구동용에 적합한 반도체 장치를 얻는다.
반도체 기판(21) 상에 비저항이 100∼5000Ω·㎝나 되는 고 비저항의 에피택셜층(23)을 형성하고, 이것을 접합 분리하여 섬 영역(25)을 형성한다. 섬 영역(25)에 NPN 트랜지스터, 접합형 전계 효과 트랜지스터를 형성한다. 접합형 전계 효과 트랜지스터의 게이트 전극에 연속하여, 확장 전극(43)을 형성한다. 확장 전극(43) 하부의 섬 영역(25)을 상기 고 비저항의 상태로 한다. NPN 트랜지스터는 섬 영역(25)에 N형의 컬렉터 영역(60)을 확산에 의해 형성하여, 컬렉터층으로 한다. 공핍층의 확산을 확대시킴으로써 기생 용량 C1의 값을 감소시키고, 확장 전극(43)으로부터 접지 전위 GND로의 신호의 유출을 방지한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 일렉트릭 컨덴서 마이크를 구동시키는 데 이용하기에 바람직한 반도체 장치에 관한 것이다.
컨덴서 마이크로폰(ECM)은 음성 등의 공기 진동을 용량치의 변화라는 전기 신호로 변환하기 위한 소자이다. 그 출력 신호는 매우 미약하여, 이것을 증폭하기 위한 소자에는, 입력 임피던스가 높고, 고 이득을 얻을 수 있으며, 또한 저 노이즈라고 하는 특성이 요구된다.
이러한 요구에 적절한 소자로서, 접합형 FET 소자(J-FET)나, MOS형 FET 소자등을 예로 들 수 있다. 이 중 J-FET 소자는 BIP형 IC에 집적화가 용이하다는 등의 특징을 갖고 있다. (예를 들면, 일본 특개소58-197885호).
도 9에 이러한 종류의 J-FET (P 채널형) 장치를 도시하였다. 우선 P형의 반도체 기판(1)에는 N형의 에피택셜층(2)이 적층되고, 그 사이에, N+형의 매립층(3)이 형성되어 있다. 이 매립층(3)을 둘러싸도록 P+형의 분리 영역(4)이 에피택셜층(2) 표면으로부터 반도체 기판(1)을 관통하여 형성되고, 섬 영역(5)을 형성한다.
또한, 섬 영역(5)의 표면에는 N+형의 톱 게이트 영역(6)이 형성되고, 이 톱 게이트 영역(6)의 하층에는 P형의 채널 영역(7)이 형성되어 있다. 상기 채널 영역의 양끝에는 P+형의 소스 영역(8), P+형의 드레인 영역(9)이 형성되고, 외측에는 고농도의 게이트 컨택트 영역(10)이 형성되어 있다.
또한, 절연막을 사이에 두고 소스 전극(11S), 드레인 전극(11D), 및 게이트 전극(11G)이 형성되어 P 채널형의 J-FET로서 구성된다. 게이트 영역에 PN 접합이 형성되어 있기 때문에 여기를 역바이어스시켜, 공핍층의 대소에 따라 드레인 전류의 제어를 행하고 있다.
또한, 집적화한 경우에는, 다른 섬 영역(5)에는, P형의 베이스 영역(12)과 N+형의 에미터 영역(13) 및 N+형의 컬렉터 컨택트 영역(14)이 형성되어 있다. NPN 트랜지스터 등의 소자는 J-FET가 수신한 신호를 처리하는 집적 회로망을 구성한다.
그러나, 이러한 소자를 일렉트릭 마이크 컨덴서의 신호 증폭 용도로 이용할 때에는, 반도체 집적 회로 상에 전극 패드보다도 아주 큰 면적의 확장 전극(15)을 설치하는 것을 요구하는 경우가 있다.
이와 같은 경우, 절연막(16)을 사이에 두고 확장 전극(15)과 에피택셜층(2)으로 형성되는 용량 C1, 및 에피택셜층(2)과 기판(1)으로 형성되는 PN 접합 용량 C2가 기생적으로 발생하고, 이들이 기판 바이어스된 접지 전위 GND에 접속된다. 이들의 용량치는 수십 pF에나 달해, 결코 무시할 수 없는 레벨의 값이 된다.
도 10에 용량 C1, C2를 포함시킨 회로도를 도시하였다. 일렉트릭 컨덴서 마이크 ECM의 한 단이 J-FET(17)의 게이트 (입력 단자)에 접속되고, J-FET(17)의 소스가 접지되고, 드레인이 출력 단자 OUT에 접속된다. 출력 단자 OUT은 동일 기판 상에 형성된 NPN 트랜지스터 등으로 이루어지는 집적 회로망에 접속된다. 그리고, J-FET(17)의 게이트와 접지 전위 GND 사이에 상기 용량 C1, C2가 직렬 접속된다. 그렇게 하면, 일렉트릭 컨덴서 마이크 ECM으로부터 출력된 신호가 용량 C1, C2를 통해 접지 전위 GND로 유출되어 (전류 i로 도시됨), J-FET(17)의 게이트에 인가되는 신호 레벨이 저하하여, 바람직한 출력 전압을 얻을 수 없다고 하는 결점이 있었다.
본 발명은 상술된 과제를 감안하여 이루어진 것으로, 한 도전형의 반도체 기판과, 상기 기판 위에 형성된 에피택셜층과, 상기 에피택셜층을 분리하는 섬 영역과, 상기 섬 영역 중 하나에 형성된 입력 트랜지스터와, 상기 반도체층의 표면을 피복하는 절연막과, 상기 입력 트랜지스터의 입력 단자에 접속되어 상기 절연막 상으로 연장된 확장 전극을 구비하고, 상기 확장 전극 하부의 상기 에피택셜층의 비저항을 100∼5000Ω·㎝로 한 것을 특징으로 하는 것이다.
도 1은 본 발명을 설명하기 위한 단면도.
도 2는 본 발명을 설명하기 위한 평면도.
도 3은 본 발명을 설명하기 위한 회로도.
도 4는 본 발명의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명의 제조 방법을 설명하기 위한 단면도.
도 9는 종래 예를 설명하기 위한 단면도.
도 10은 종래 예를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 기판
28 : 채널 영역
30 : 게이트 컨택트 영역
31, 32 : 소스 영역, 드레인 영역
35 : 게이트 전극
43 : 확장 전극
60 : 컬렉터 영역
C1, C3 : 용량
이하, 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 반도체 장치를 나타내는 단면도이다. 전계 효과 트랜지스터 J-FET로서 N 채널형의 소자를 형성하고, 또한 NPN 트랜지스터와 함께 동일 기판 상에 집적화한 것이다.
도면 중, 부호 21은 P형의 단결정 실리콘 반도체 기판을 도시한다. 반도체 기판(21)의 표면에는 N+매립층(22)을 형성하고, 그 위에 형성한 에피택셜층(23)을 P+분리 영역(24)으로 접합 분리하여 복수의 섬 영역(25)을 형성한다. 섬 영역(25) 중 하나에는, N+매립층(22)에 중첩하여 P+매립층(26)이 설치되고, P+매립층(26)은 섬 영역(25)의 표면으로부터 확산에 의해 형성된 P웰 영역(27)과 연결되어 있다. P웰 영역(27)의 표면에는 N형의 채널 영역(28)과 P+형의 톱 게이트 영역(29)을 설치하고, 채널을 구성하는 N형 채널 영역(28)을 에피택셜층(23) 표면으로부터 하측에 매립하고 있다. P웰 영역(27)이 백 게이트가 된다.
채널 영역(28)과 톱 게이트 영역(29)의 단부에 중첩하여, 웰 영역(28)의 저농도 확산 표면을 덮도록 P+형의 게이트 컨택트 영역(30)이 형성된다. 또한, 채널 영역(28)을 관통하도록 하여 N+형의 소스 영역(31)과 드레인 영역(32)이 형성된다. 이 트랜지스터는 게이트에 인가되는 전위에 따라 채널 영역(28) 내에 공핍층을 형성하고, 소스·드레인 사이의 채널 전류를 제어한다. 부호 33은 소스 전극을, 부호 34는 드레인 전극을, 부호 35는 게이트 전극을 나타낸다.
다른 섬 영역(25)에는, 에피택셜층(23) 표면으로부터 N+매립층(22)에 도달하는 컬렉터 영역(60)을 형성하고, 상기 컬렉터 영역(60) 표면에 P형의 베이스 영역(36)을 형성하고, 베이스 영역(36)의 표면에 N+에미터 영역(37)을 형성하여, 확산에 의해 형성된 컬렉터 영역(60)을 컬렉터로 하는 NPN 트랜지스터가 형성된다. 부호 38은 N+컬렉터 컨택트 영역이다. 또한, 부호 39는 에미터 전극, 부호 40은 베이스 전극, 부호 41은 컬렉터 전극이다.
이들 전극군은, 대응하는 각 확산 영역의 표면에 오옴 접촉함과 함께, 에피택셜층(23) 표면을 피복하는 실리콘 산화막(42) 위를 연장하고, 각 회로 소자 사이를 접속하여 집적 회로망을 형성한다. 이 중, J-FET의 게이트에 접속되는 게이트 전극(35)은 산화막(42) 위로 확장되어, 예를 들면 직경이 1.0∼1.5㎜의 원형 패턴으로 이루어지는 확장 전극(43)에 연속한다. 확장 전극(43)이 일렉트릭 컨덴서 마이크에 접속된다.
확장 전극(43)의 하부에는 산화막(42)을 사이에 두고 P+분리 영역(24)으로 둘러싸인 섬 영역(25)의 하나가 위치한다. N+매립층(22)은 설치하지 않는다. 또한, 회로 소자를 수용하는 경우도 없다.
기판(21)에는, 전극(45)에 의해 분리 영역을 사이에 두고, 또한 이면 전극을 사이에 두고 접합 분리용의 접지 전위 GND가 제공된다. 확장 전극(43) 하부의 섬 영역(25)은 전위를 인가하지 않은 부유 상태로 이용하는 구성으로 하고 있다.
그리고, 통상의 바이폴라형 집적 회로의 NPN 트랜지스터가 요구하는 에피택셜층(23)의 비저항이 5∼20Ω·㎝인데 비해, 본 발명에서는 이것을 100∼5000Ω·㎝로 한다. 그 결과, 확장 전극(43) 하부의 섬 영역(25)은 설정한 100∼5000Ω·㎝의 반도체층이 된다. 이 값은, 회로적으로는 거의 절연 상태로 한 것과 동일하다. 또한, 예를 들면 비저항이 1000Ω·㎝이라도 되면 도전형을 정의하는 것이 곤란하고, 표기로는 N-형으로 하지만, 진성(i)형이라고 칭해도 좋다. 또는, P-형으로 표기해도 아무런 지장은 없다.
도 2는 본 반도체 장치의 전체 형상을 도시하는 평면도이다. 칩 사이즈가 대략 2.5×3.0㎜ 정도의 반도체 칩(50)의 거의 중앙 부분에 직경이 1.0∼1.5㎜ 정도의 확장 전극(43)이 설치되어 있고, 확장 전극(43)의 일부가 연장되어 J-FET 소자(51)의 게이트 전극(35)에 접속되어 있다. 반도체 칩(50)의 주변부에는 외부 접속용의 본딩 패드(52)가 여러 개 배치되어 있다. 본딩 패드(52)는 한 변이 100∼300㎛인 정방형이다. 다른 회로 소자, 예를 들면 NPN 트랜지스터, 저항 소자, 용량 소자 등은 확장 전극(43)을 제외한 영역에 확장 전극(43)을 둘러싸도록 하여 배치되어 있다.
도 3에 등가 회로도를 도시하였다. 에피택셜층(23)을 고 비저항으로 함에 따라, 섬 영역(25)이 갖는 직렬 저항이 매우 커진다. 또한, 기판(21)과의 경계부에 생기는 공핍층이 매우 크게 확대되어, 결국 확장 전극(43)과 기판(21) 사이에 형성되는 기생 용량 C1의 값이 매우 작아진다. 공핍층이 섬 영역(25) 전체를 완전히 매립할 정도로 확대되면, 용량 C1의 값은 최소가 되고, 거기까지 도달할 수 없으면, 이번에는 직렬 저항의 기능에 따라 회로 접속을 거의 차단할 수 있다. 따라서, 확장 전극(43)으로부터 기판(21)으로의 신호의 누설을 방지할 수 있다.
또한, 섬 영역(25)과 P+분리 영역(24)과의 PN 접합에 의해서도 용량 C3이 발생하여, 접지 전위 GND 사이에 접속되지만, 면적비에서 고려하면 용량 C3은 무시할 수 있는 범위 내 (용량 C1의 수십 pF에 대해 수 mpF)의 용량치이다. 용량 C3도 고려한다면, 적어도 확장 전극(43)을 둘러싼 분리 영역(24) 표면에는 접지 전극을 배치하지 않은 패턴 설계가 바람직하다.
또한, 컬렉터 영역(60)은 에피택셜층(23)을 고 비저항으로 하는 대신에, NPN 트랜지스터의 컬렉터로서 기능하는 불순물 농도와 프로파일을 제공한다.
또한, J-FET 소자를 형성한 섬 영역(25) 자체도 부유 상태로 이용하는 구성으로 하고, 또한 에피택셜층(23)의 고 비저항층을 남기는 구성으로 하였다. 이에 따라, P+매립층(27), P형 웰 영역(26), 게이트 컨택트 영역(30) 등, 게이트 전위가 인가되는 P형 영역과 섬 영역(25)과의 접합에 생기는 공핍층을 확대하여, 접지 전위 GND에 대한 기생 용량을 작게 할 수 있다. 이것도, 확장 전극(43)으로부터 접지 전위로의 누설 전류를 방지하는 것에 기여한다.
이하에 본 발명의 제조 방법을, 도 4∼도 7을 이용하여 설명한다.
제1 공정 : 도 4의 (A) 참조
반도체 기판(21)을 준비한다. 표면을 열산화하여 산화막을 형성하고, 포토 에칭법에 따라 산화막에 개구 부분을 형성한다. 상기 개구 부분에서 노출하는 반도체 기판(21) 표면에 안티몬(Sb)을 확산시켜 N+형의 매립층(22)을 형성한다. 계속해서, 산화막을 다시 형성하고 재차 포토 에칭법에 따라 산화막에 개구 부분을 형성하고 기판(21) 표면에 붕소(B)를 이온 주입하여 P+형의 매립층(26) 및 분리 영역(24a)을 형성한다.
제2 공정 : 도 4의 (B) 참조
이어서, 상기 이온 주입용의 산화막 마스크를 제거한 후, N형의 에피택셜층(23)을 기상 성장법에 따라 형성한다. 막 두께는 5∼12㎛로 하고, 비저항 ρ=100∼5000Ω·㎝로 한다. 이와 같은 고 비저항은, 예를 들면 기상 성장법에 따라 에피택셜 성장시킬 때에, 불순물을 공급하지 않는 넌도핑(non-doping) 성장으로 형성함으로써 얻을 수 있다.
제3 공정 : 도 5의 (A) 참조
에피택셜층(23)을 형성한 후, 에피택셜층(23)의 표면에 Si 산화막을 형성하고, 그 위에 레지스트마스크를 형성한다. 레지스트마스크의 개구부를 통해 붕소(B, BF2)를 이온 주입하여 P형의 웰 영역(27)을 형성한다. 또한, 레지스트마스크를 변경하고, NPN 트랜지스터를 형성해야 할 영역에 인(P)을 이온 주입하여 컬렉터 영역(60)을 형성한다.
제4 공정 : 도 5의 (B) 참조
전체적으로 1100℃에서 1∼3시간 정도의 열처리를 행하여, 이온 주입된 P형의 웰 영역(27)과 컬렉터 영역(60)을 열확산시킨다.
제5 공정 : 도 6의 (A) 참조
이어서, 상기 열처리에 따라 에피택셜층(23) 표면에 성장한 Si 산화막 위에 이온 주입용의 레지스트마스크를 형성하고, 상측의 분리 영역(24b)에 대응하는 부분의 개구부를 통해 P형의 불순물, 여기서는 붕소를 이온 주입한다. 그리고, 상기 레지스트마스크를 제거한 후, 상측과 하측의 분리 영역(24a, 24b)이 결합할 때까지, 그리고 P형 매립층(26)과 P형 웰 영역(27)이 결합할 때까지, 마찬가지로 1100℃에서 1∼3시간 정도의 열처리로 확산시킨다. 분리 영역(24)에 의해, 에피택셜층(23)이 접합형 전계 효과 트랜지스터(J-FET) 등을 형성해야 할 섬 영역(25)에 접합 분리된다.
제6 공정 : 도 6의 (B) 참조
이전의 열처리에 의해 에피택셜층(23) 표면에 성장한 SiO2막을 제거한 후, 재차 500Å 정도의 SiO2막을 다시 피착한다. SiO2막 상에 포토레지스트막에 의해 이온 주입용 마스크를 피착하고, NPN 트랜지스터의 베이스 영역(36)과 게이트 컨택트 영역(30)에 대응하는 부분을 개구하고, 여기에 베이스의 불순물인 붕소를 이온 주입한다. 그리고, 레지스트마스크를 제거시킨 후, 1100℃에서 1∼2시간의 열처리에 의해 베이스 확산을 행한다. 베이스 영역(36)과 게이트 컨택트 영역(30)은 P형 웰 영역(27)보다는 얕은 확산 영역으로 하고, 게이트 컨택트 영역(30)은 P형 웰 영역(27)과 N형 섬 영역(25)의 PN 접합의 상부를 덮도록 하여 배치되어 있다. 즉, 게이트 컨택트 영역(30)은 P형 웰 영역(27)의 주변 부분을 고리 형상으로 둘러싸고 있다. 그리고, 재차 이온 주입용 마스크를 다시 피착하고, 형성 예정의 에미터 영역(37), 소스 영역(31), 드레인 영역(32), 및 컬렉터 컨택트 영역(38)에 대응하는 부분을 개구하고, 여기에 N형의 불순물인 비소 또는 인을 이온 주입한다.
제7 공정 : 도 7의 (A) 참조
또한, 레지스트마스크를 다시 피착하여, 채널 영역(28)에 대응하는 부분의 Si 산화막 상에 개구부(62)를 구비하는 마스크층(63)을 형성한다. 개구부(62)의 단은 게이트 컨택트 영역(30)의 상부에 위치하여 웰 영역(27)의 표면 및 고리 형상으로 형성된 게이트 컨택트 영역(30)의 내주 단 근방의 표면을 노출시킨다. 그리고, 마스크층(63)의 개구부를 통해 N형의 불순물인 비소 또는 인을 1×1012∼1013atoms/㎤로 이온 주입하여, 채널 영역(28)을 형성한다.
마스크층(63)을 그대로 사용하여, 개구부(62)를 통해 P형의 불순물인 B 또는 BF2를 1×1013∼1014atoms/㎤로 이온 주입하여, 톱 게이트 영역(29)을 형성한다.
그 후, 상기 이온 주입용 마스크를 제거하고, 1000℃에서 30∼1시간의 에미터 확산을 행하여 에미터 영역(37), 소스 영역(31), 드레인 영역(32)을 열확산함과 함께, 채널 영역(28)과 톱 게이트 영역(29)을 열확산시킨다. 또한, 에미터 열확산 후에 채널 영역(28)과 톱 게이트 영역(29)의 이온 주입과 열처리를 행해도 좋다.
제8 공정 : 도 7의 (B) 참조
이들 열처리에 의해 에피택셜층(23) 표면에 형성된 실리콘 산화막(64)에, 일반적인 포토 에칭법에 따라 컨택트 홀(65)을 형성한다. 확장 전극(43)을 형성해야 할 영역에는, 이미 막 두께 8000∼20000Å의 실리콘 산화막(64)이 형성되어 있다. 이들 산화막 두께를 더욱 두껍게 하기 위해 CVD 산화막, SiN막 등을 형성해도 좋다.
그리고, 전면에 알루미늄 재료를 스퍼터 또는 증착법에 따라 막 두께1.0∼3.0㎛로 형성하고, 일반적인 포토 에칭법에 따라 포토 에칭함으로써, 소스 전극(33), 드레인 전극(34), 게이트 전극(35), 에미터 전극(39), 베이스 전극(40), 컬렉터 전극(41), 접지 전극(45), 및 확장 전극(43)을 형성하여 도 1의 구성을 얻는다.
도 8은 제조 방법의 제2 실시예를 나타낸 단면도이다. 이전의 제조 방법은, 컬렉터 영역(60)을 에피택셜층(23)의 표면으로부터 확산했지만, 이 예에서는 기판(21) 표면과 에피택셜층(23) 표면의 양방으로부터 확산하여 결합한 예이다.
즉, 도 8의 (a)를 참조해 보면, P형 기판(21)을 준비하고, 기판(21) 표면에 선택 마스크를 형성하고, NPN 트랜지스터를 형성해야 할 영역에 선택적으로 N형 불순물 (비소, 안티몬 등)을 이온 주입하고, 이것을 열확산시킴으로써 컬렉터 매립층(61)을 형성한다.
그 후, 도 4의 (a)∼도 6의 (a)까지의 공정과 동일한 공정을 거침에 따라, 도 8의 (b)에 도시된 바와 같이, 컬렉터 영역(60)과 컬렉터 매립층(61)을 결합시켜 컬렉터층을 형성한 구조를 얻을 수 있다. 이후에는 도 6의 (b)∼도 7의 (b)와 동일한 공정을 실시한다. 상하 방향으로부터의 확산을 이용하므로, 열처리를 짧게 하는 것이 가능하다.
상기 실시예는, J-FET로서 N 채널형을 예로 했지만, P 채널형 J-FET를 형성하는 것도 가능하다. 또한, 입력 트랜지스터로서 J-FET를 예로 들었지만, N 채널, P 채널형의 MOSFET 소자를 이용한 것이라도 좋다.
본 발명에 따르면, 에피택셜층(23)의 비저항을 증대시킴으로써, 확장 전극(43)과 기판(21) (접지 전위)을 결합하는 기생 용량의 값을 작게 하고, 이에 따라 확장 전극(43)에 인가되는 신호 전류가 누설되는 것을 방지할 수 있는 이점을 갖는다.
또한, 고 비저항으로 하는 대신에, N형의 컬렉터층(60)을 형성함으로써, NPN 트랜지스터도 공존할 수 있는 이점을 갖는다.

Claims (4)

  1. 반도체 장치에 있어서,
    한 도전형의 반도체 기판과, 상기 기판 위에 형성된 에피택셜층과, 상기 에피택셜층을 분리하는 섬 영역과, 상기 섬 영역 중 하나에 형성된 입력 트랜지스터와, 상기 반도체층의 표면을 피복하는 절연막과, 상기 입력 트랜지스터의 입력 단자에 접속되어 상기 절연막 위로 연장된 확장 전극을 구비하고,
    상기 확장 전극 하부의 상기 에피택셜층의 비저항을 100∼5000Ω·㎝로 한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 입력 트랜지스터는 접합형 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 섬 영역의 하나에 역 도전형의 확산 영역이 형성되고, 상기 확산 영역을 컬렉터로 하여, 바이폴라형 트랜지스터를 구성한 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 접합형 전계 효과 트랜지스터를, 상기 100∼5000Ω·㎝의 비저항을 갖는 섬 영역 내에 형성한 것을 특징으로 하는 반도체 장치.
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