JPS62229869A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS62229869A JPS62229869A JP5425586A JP5425586A JPS62229869A JP S62229869 A JPS62229869 A JP S62229869A JP 5425586 A JP5425586 A JP 5425586A JP 5425586 A JP5425586 A JP 5425586A JP S62229869 A JPS62229869 A JP S62229869A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、接合ｍｍ界効果トランジスタ（以降Ｊ−ＰＥ
Ｔと呼ぶ）に関し、特にエレクトレリトコンデンサマイ
クロホン（以下ＥＣＭと呼ぶ）に使用するＪ−Ｆｈ；Ｔ
Ｋ関するものである。
Ｔと呼ぶ）に関し、特にエレクトレリトコンデンサマイ
クロホン（以下ＥＣＭと呼ぶ）に使用するＪ−Ｆｈ；Ｔ
Ｋ関するものである。
従来、この種のＥＣＭ用Ｊ−ＦＢＴにおいては、第５図
に示すようにゲート（Ｇ）およびソース（８）間に、Ｉ
’二ｎ接合ダイオードＤｉ１および１）ｉ２が逆方向・
並列に接続されていた。この回路の断面構造を第６図に
、”１次その製造工程断面図を第７１に示す。ＥｃＭ用
Ｊ−ＰＥＴおよび並列接続ダイオードは、まず第７図（
ａ）に示すｐ型半導体領域ｌとｎｆＪ半導体領域２とか
ら成るシリコン基板上に、第７図（ｂ）に示す工うに、
フォトリングラフィ技術を用いて選択的に絶縁膜を形成
し、プレーナ拡散技術に↓すｎｆｉ領域２に選択的にｐ
型領域を形成する。さらに第７図（Ｃ１に示す工うに７
オトリソグラフイ技術を用いて選択的に絶縁膜を形成し
、プレーナ拡散技術によりｐｆｆｉ領域ｌに取り囲まれ
たｎ型領域２円にＰ＋型惜域を形成し、ゲート領域３、
ダイオードＬ） ｉ ２のｐｎおよびｐ型オーミックコ
ンタクト領域５を形成する。次いで第７図（ｄｌに示す
ように選択的に絶縁膜を形成して拡散を行い、ｎ型領域
２内へｎ生型オーミックコンタクト領域６を形成するこ
とによってダイオードＬ）ｉｌ。
に示すようにゲート（Ｇ）およびソース（８）間に、Ｉ
’二ｎ接合ダイオードＤｉ１および１）ｉ２が逆方向・
並列に接続されていた。この回路の断面構造を第６図に
、”１次その製造工程断面図を第７１に示す。ＥｃＭ用
Ｊ−ＰＥＴおよび並列接続ダイオードは、まず第７図（
ａ）に示すｐ型半導体領域ｌとｎｆＪ半導体領域２とか
ら成るシリコン基板上に、第７図（ｂ）に示す工うに、
フォトリングラフィ技術を用いて選択的に絶縁膜を形成
し、プレーナ拡散技術に↓すｎｆｉ領域２に選択的にｐ
型領域を形成する。さらに第７図（Ｃ１に示す工うに７
オトリソグラフイ技術を用いて選択的に絶縁膜を形成し
、プレーナ拡散技術によりｐｆｆｉ領域ｌに取り囲まれ
たｎ型領域２円にＰ＋型惜域を形成し、ゲート領域３、
ダイオードＬ） ｉ ２のｐｎおよびｐ型オーミックコ
ンタクト領域５を形成する。次いで第７図（ｄｌに示す
ように選択的に絶縁膜を形成して拡散を行い、ｎ型領域
２内へｎ生型オーミックコンタクト領域６を形成するこ
とによってダイオードＬ）ｉｌ。
Ｄｉ２およびソースｔ８）、ドレインυ）のオーミツク
コンタクトが取られるようにする。次に第７図（ｅｌに
示すように絶縁膜８を選択的に形成する。そして第７図
（ｆ）に示すように、金属配＆１９を形成することで製
造される。
コンタクトが取られるようにする。次に第７図（ｅｌに
示すように絶縁膜８を選択的に形成する。そして第７図
（ｆ）に示すように、金属配＆１９を形成することで製
造される。
ＥＣＭ用Ｊ−ＦＥＴは、第８図に示すように音声等がＥ
ＣＭに入るとＥＣＭの撮動板１１が振動し、その容量変
化がＪ−ＰＥＴのゲートＧに伝えられ増幅する働きをす
る。ここでＧ−８間のダイオードＤｉ １ 、 Ｄｉ
２の働きは、入力インピーダンスを下げ、ＥＣＭの安定
時間を早めるためでるる。
ＣＭに入るとＥＣＭの撮動板１１が振動し、その容量変
化がＪ−ＰＥＴのゲートＧに伝えられ増幅する働きをす
る。ここでＧ−８間のダイオードＤｉ １ 、 Ｄｉ
２の働きは、入力インピーダンスを下げ、ＥＣＭの安定
時間を早めるためでるる。
すなわち、ＥＣＭ用Ｊ−Ｊ’ＥＴの特性り第９図に示す
工うに、″ｗＩＬ源ＶＤＤを投入すると、ゲートＧの電
位ＶＧは、時定数τｌでピーク値ＶＧｍａＸになった後
、放電されてｖＧは定常値ＶＧＯにきる。このときの時
定数τ２を安定時間と呼んでいるが、Ｇ−８間にダイオ
ードが挿入されていない場合には、放電がほとんどない
友め、安定時間は異常に長いものとなり、ＥＣＭが安定
に働くまでに長時間を要することになる。
工うに、″ｗＩＬ源ＶＤＤを投入すると、ゲートＧの電
位ＶＧは、時定数τｌでピーク値ＶＧｍａＸになった後
、放電されてｖＧは定常値ＶＧＯにきる。このときの時
定数τ２を安定時間と呼んでいるが、Ｇ−８間にダイオ
ードが挿入されていない場合には、放電がほとんどない
友め、安定時間は異常に長いものとなり、ＥＣＭが安定
に働くまでに長時間を要することになる。
従来のダイオードは、ｐ−ｎ接合ダイオードであり、そ
の電流−電圧特性（Ｖ−１特性）は次式のように表わさ
れ、Ｇ−８間のインピーダンスも次式で決足されるダイ
オードが逆方向に接続されたものとして考えることがで
きる。
の電流−電圧特性（Ｖ−１特性）は次式のように表わさ
れ、Ｇ−８間のインピーダンスも次式で決足されるダイ
オードが逆方向に接続されたものとして考えることがで
きる。
ＤｐとＤｎは正孔と電子の拡散定数。
Ｌｐ＝８４は正孔の拡散距離。
Ｌｎｍ、４ｙ］−は電子の拡散距離。
ｎ
ｐｎは平衡状態におけるｎ領域での正孔密度−旧／ＮＬ
） ｎｐは平衡状態におけるｎ領域での電子密度−ｎｓ／Ｎ
人 ｎｉは室温（３００Ｋ）では、ｎｉ＞１．５ＸｌＯ／ｃ
ＩＩＬＮＤ、ＮＡはドナーおよびアクセ１りｎｉ。
） ｎｐは平衡状態におけるｎ領域での電子密度−ｎｓ／Ｎ
人 ｎｉは室温（３００Ｋ）では、ｎｉ＞１．５ＸｌＯ／ｃ
ＩＩＬＮＤ、ＮＡはドナーおよびアクセ１りｎｉ。
上述し友促来のＥＣＭ用Ｊ−ＦＥＴ社、Ｇ−８間に挿入
されたＤｊｌお工びＤ ｉ ２により、ダイオードが挿
入されていない場合よりは入力インピーダンスは低くな
り、安定時間は短かくなっているが、それでも７〜１０
秒要する場合があ秒、電源投入直後は、出力が歪んでし
まい電話機等に使用する場合線支障がめった。
されたＤｊｌお工びＤ ｉ ２により、ダイオードが挿
入されていない場合よりは入力インピーダンスは低くな
り、安定時間は短かくなっているが、それでも７〜１０
秒要する場合があ秒、電源投入直後は、出力が歪んでし
まい電話機等に使用する場合線支障がめった。
従来の、ＥＣＭ内Ｊ−Ｂ″ＢＴの安定時間がやや長いと
いう問題は、ｐ−ｎ接合ダイオードのインピーダンスが
高いということであり、インピーダンスを下げるには、
（１）式より ■ 接合面積Ａｔ−大きくする。
いう問題は、ｐ−ｎ接合ダイオードのインピーダンスが
高いということであり、インピーダンスを下げるには、
（１）式より ■ 接合面積Ａｔ−大きくする。
■ ｐ −ｎ接合ダイオードのｍ度ＮＤお工びＮＡを小
さくする。
さくする。
■ キャリアのライフタイムτｐ、τｎｔ”小さくする
。
。
ことが考えられる。
しかしながら、■接合面積を大きくすることは、コスト
上不刹であり、また容量も大きくなってしまう。また■
のｐ −ｎ接合ダイオードの濃度ＮＤ。
上不刹であり、また容量も大きくなってしまう。また■
のｐ −ｎ接合ダイオードの濃度ＮＤ。
ＮＡを小さくすることは、Ｊ−Ｊ″ＥＴ部と製造方法を
変更しなけれはならず、工程が複雑でコストア雫グにも
つながる。さらに■のキャリアライフタイムを下けみこ
とは熱歪を入れる等により可能でるるがＪ−ＦＥＴ部に
も歪が入ることになり、ノイズが大きくなってしまり。
変更しなけれはならず、工程が複雑でコストア雫グにも
つながる。さらに■のキャリアライフタイムを下けみこ
とは熱歪を入れる等により可能でるるがＪ−ＦＥＴ部に
も歪が入ることになり、ノイズが大きくなってしまり。
といった問題があった。
本発明の半導体装置は、接合ｍｉｔ界効果トランジスタ
のゲートお工ひソース間にシ！Ｉ９トキ・バリヤダイオ
ードとρ−ｎ接合ダイオードとが逆、方向で並列に接続
されていることｔ％徴としている。
のゲートお工ひソース間にシ！Ｉ９トキ・バリヤダイオ
ードとρ−ｎ接合ダイオードとが逆、方向で並列に接続
されていることｔ％徴としている。
本発明の半導体装置の製造方法は、−擲電星半尋体領域
に囲まれた第１．第２お工ひ第３の通導１１Ｌ型領域に
逆碑電型層を形成する工程と、！４１および第２の通導
１１Ｌ型牛尋体領域に一導罵型層を形成する工程と、第
３の逆尋’ＩＩＬ型半尋体領域にシ田呼トキ・バリヤダ
イオードを形成する工程とｔ有することを特徴としてい
る。
に囲まれた第１．第２お工ひ第３の通導１１Ｌ型領域に
逆碑電型層を形成する工程と、！４１および第２の通導
１１Ｌ型牛尋体領域に一導罵型層を形成する工程と、第
３の逆尋’ＩＩＬ型半尋体領域にシ田呼トキ・バリヤダ
イオードを形成する工程とｔ有することを特徴としてい
る。
次に、本発明について図面ｔ−参照して説明する。
第１図は本発明の一実施例のＥＣＭ用Ｊ −ＦＥＴの等
価回路を示しており、Ｊ−ＦＥＴｏＧ−８間にシＮヴト
キーバリャダイオード８ＢＤとｐ −ｍ接合ダイオード
Ｄ ｉ ２とが逆方向に並列に接続されているものでお
る。
価回路を示しており、Ｊ−ＦＥＴｏＧ−８間にシＮヴト
キーバリャダイオード８ＢＤとｐ −ｍ接合ダイオード
Ｄ ｉ ２とが逆方向に並列に接続されているものでお
る。
第２図は第１図のＥＣＭ用Ｊ−Ｆ’ＥＴのベレットパタ
ーンの一例を示したものである。
ーンの一例を示したものである。
８３図は、第２図のＡ−Ａ’線での断面構造を示した４
０”ｔ’、Ｊ−ＦＥＴ＠、８．Ｂ、Ｄ部およびＤｉ２Ｓ
を区分して示している。
０”ｔ’、Ｊ−ＦＥＴ＠、８．Ｂ、Ｄ部およびＤｉ２Ｓ
を区分して示している。
Ｐ型半導体領域ｌにより取り囲まれたｎ型半導体領域２
円にＰ型領域が形成され、Ｊ−■’ＥＴのゲート領域３
ｂるいはＤ ｉ ２のダイオード領域が形成される。ま
たｎ９領域２内には、ｎ＋型領領域６形成されダイオー
ドあるいはソース（８）、ドレイン（Ｄのオーミツクコ
ンタクトが取れるようｍ度を高くしてるる。また：３Ｂ
Ｄｓ７は金属配縁９とｎ型半導体領域２との間で形成さ
れる。４はＤ ｉ ２のｐ−ｎ接合部を示す。８は絶＃
＆膜である。なお金属配線９は、現在の構造上組立プロ
セス上および信頼度上から、Ａｔが使いやすい。
円にＰ型領域が形成され、Ｊ−■’ＥＴのゲート領域３
ｂるいはＤ ｉ ２のダイオード領域が形成される。ま
たｎ９領域２内には、ｎ＋型領領域６形成されダイオー
ドあるいはソース（８）、ドレイン（Ｄのオーミツクコ
ンタクトが取れるようｍ度を高くしてるる。また：３Ｂ
Ｄｓ７は金属配縁９とｎ型半導体領域２との間で形成さ
れる。４はＤ ｉ ２のｐ−ｎ接合部を示す。８は絶＃
＆膜である。なお金属配線９は、現在の構造上組立プロ
セス上および信頼度上から、Ａｔが使いやすい。
ＳＢＤの電流特性を表わす式は、
＊２ ｑＱ
Ｊ＝Ａ ＠Ｔ ＠ｅＸＦ’−φｎ ｅ 、、、 ａ （
６Ｘ、ｒ（Ｖ−、、−ｔ）と表される。Ａ＊はｅｆｆｅ
ｃｔｉｖｅ Ｒｉｃｈａｒｄｓｏｎｃｏｎｓｔａｎｔと
呼はれる定数。φＢはＢａｎ１ｅｒ ｈｅｉ−ｇｈｔと
半導体と金属の種類による。ｎはｎ−ｆａｃｔｏｒと呼
はれる定数である。
６Ｘ、ｒ（Ｖ−、、−ｔ）と表される。Ａ＊はｅｆｆｅ
ｃｔｉｖｅ Ｒｉｃｈａｒｄｓｏｎｃｏｎｓｔａｎｔと
呼はれる定数。φＢはＢａｎ１ｅｒ ｈｅｉ−ｇｈｔと
半導体と金属の種類による。ｎはｎ−ｆａｃｔｏｒと呼
はれる定数である。
ＳＢＤの特徴は、金属を選ぶことによりその電流特性を
自由に変えることができることであり、従来のｐ−ｎ接
合型ダイオードよりもインピーダンスを下げることは容
易でるる。尚、インピーダンスを下げすぎるとＪ−Ｊ”
ｈ、Ｔのｇｍの低下がおこり限度がある。
自由に変えることができることであり、従来のｐ−ｎ接
合型ダイオードよりもインピーダンスを下げることは容
易でるる。尚、インピーダンスを下げすぎるとＪ−Ｊ”
ｈ、Ｔのｇｍの低下がおこり限度がある。
第４図（ａｌ〜（ｇ）は、本発明の一実施例のＥＣＭ用
Ｊ−ＦＥＴの製造方法を、作業工程をおって示したもの
でめる。ます、帛４図（ａ）に示すｐ型半導体領域ｌと
ｎ型半導体領域２から成るシリコン基板上に、第４図（
ｂ）に示すように、フォトリソグラフィ技術を用いて選
択的に絶縁膜を形成し、ブレーナ拡散技術によｏ、ｎｍ
領域２へ選択的にｐ型領域を形成する。さらに第４図（
Ｃ）に示すように１フオトリングラフイ技術を用いて選
択的に絶縁膜を形成し、ブレーナ拡散技術によりｐ型領
域ｌに取り囲まれたｎ型領域２内にｐｍ領域を形成し、
ゲート領域３およびＤ ｉ ２のｐｎ接合部４が形成さ
れる。また、ｐ型領域にはオーミツクコンタクトが増れ
るようにｐ＋型オーミヅクコンタクト領域５を形成する
。次に第４１ｍ（ｄｌに示すように、第４図（ｂｌと同
様の方法により、ｎｆＪ、領域２内へｎ 型オーミヴク
コンタクト領域６を形成することによって、ダイオード
あるいはソース（Ｓ）、ドレインΩのオーミ９クコンタ
クトが取れるエラにする。次に第４図（ｅｌに示す工う
に、第４図（ｂ）と同様の方法により、８ＢＤとして用
いる金属を一７１１ヴトキ・バリヤ部７に形成し、シ１
！呼トキ・バリアダイオード８に３Ｄｆ形成する。次に
第４図（ｆ）に示すように、第４図（ｂ）と同様の方法
に工り絶縁膜８を選択的に形成することによって金属配
線のためのコンタクト窓をおける。そして第４図（ｇｌ
のように金属９を選択的に形成することにより配線を形
成する。例えば、シ璽ットキ・バリヤ金属と金属配線と
を同一金属で形成する場合には、第４図（ｅ）に示す工
程が省略可能となる。
Ｊ−ＦＥＴの製造方法を、作業工程をおって示したもの
でめる。ます、帛４図（ａ）に示すｐ型半導体領域ｌと
ｎ型半導体領域２から成るシリコン基板上に、第４図（
ｂ）に示すように、フォトリソグラフィ技術を用いて選
択的に絶縁膜を形成し、ブレーナ拡散技術によｏ、ｎｍ
領域２へ選択的にｐ型領域を形成する。さらに第４図（
Ｃ）に示すように１フオトリングラフイ技術を用いて選
択的に絶縁膜を形成し、ブレーナ拡散技術によりｐ型領
域ｌに取り囲まれたｎ型領域２内にｐｍ領域を形成し、
ゲート領域３およびＤ ｉ ２のｐｎ接合部４が形成さ
れる。また、ｐ型領域にはオーミツクコンタクトが増れ
るようにｐ＋型オーミヅクコンタクト領域５を形成する
。次に第４１ｍ（ｄｌに示すように、第４図（ｂｌと同
様の方法により、ｎｆＪ、領域２内へｎ 型オーミヴク
コンタクト領域６を形成することによって、ダイオード
あるいはソース（Ｓ）、ドレインΩのオーミ９クコンタ
クトが取れるエラにする。次に第４図（ｅｌに示す工う
に、第４図（ｂ）と同様の方法により、８ＢＤとして用
いる金属を一７１１ヴトキ・バリヤ部７に形成し、シ１
！呼トキ・バリアダイオード８に３Ｄｆ形成する。次に
第４図（ｆ）に示すように、第４図（ｂ）と同様の方法
に工り絶縁膜８を選択的に形成することによって金属配
線のためのコンタクト窓をおける。そして第４図（ｇｌ
のように金属９を選択的に形成することにより配線を形
成する。例えば、シ璽ットキ・バリヤ金属と金属配線と
を同一金属で形成する場合には、第４図（ｅ）に示す工
程が省略可能となる。
以上説明したように、本発明はＥＣＭ用Ｊ −Ｆ ＥＴ
のダイオードｔ−８ＢＤ構造にすることによ抄、入力イ
ンピーダンスを容１に下げることができ、安定時間を早
くすることができ、また熱歪を入れる必要もなく、ノイ
ズも良好で安価で使い易いＥＣＭ用Ｊ−Ｆｈ；Ｔ２得る
ことができる。
のダイオードｔ−８ＢＤ構造にすることによ抄、入力イ
ンピーダンスを容１に下げることができ、安定時間を早
くすることができ、また熱歪を入れる必要もなく、ノイ
ズも良好で安価で使い易いＥＣＭ用Ｊ−Ｆｈ；Ｔ２得る
ことができる。
第１図は本発明の一実施例のＥＣＭ用Ｊ−１’Ｅ’Ｉ’
の等ＩＩｔ１回路図、第２図位第１図の８０Ｍ用、Ｊ−
１：Ｔのペレットパターンの一例のパターン図、第３図
れ第１図のに；ＣＭ／１１Ｊ−Ｊ’ｊ！；Ｔの断面構造
図、第４図（ａ）〜（ｇ）は本発明の一実施例の工程を
順におった断面構造図、第５図は従来のＥＣＭ用Ｊ−１
＝″ＥＴの勢価回路図、第６図は第５図の断面構造図、
第７図（ａｔ 〜（ｆ）は従来のＥＣＭ用Ｊ−ＦＥＴの
製造工程の断面構造図、第８図はＥＣＭの構成図、第９
図はゲート電圧ｖＧの安定時間を示すグラフである。 ！・・・・・・ｐ型半導体仙域、２・・・・・・ｎ Ｗ
半導体領域、３・・・・・・ゲート領域、４・・・・・
・ｐｎ接合部（Ｄｉ２ ）、５・・・・・・ｐ生型オー
ミリクコンタクト領域、６・・・・・・ｎ生型オーミッ
クコンタクト領域、７・・・・・・シｗ−１トキ・バリ
ヤ部、８・・・・・・絶縁層、９・・・・・・金属配線
、ｌＯ・・・・・・ｐｎ接合部（Ｄ１２）％ ｌ ｌ
・・・・・・振動板。 茅 ！ 菌 叢３１！ｌＩ Ｙ ４１３１＞ ４１．）井 ４１！Ｉ δ−Ｓ−υ ｆ−ＦＥｒ ））；’１
年 ５ 図 Ｑ 第 Ｚ［！Ｉ 第 ７１！ｇ
の等ＩＩｔ１回路図、第２図位第１図の８０Ｍ用、Ｊ−
１：Ｔのペレットパターンの一例のパターン図、第３図
れ第１図のに；ＣＭ／１１Ｊ−Ｊ’ｊ！；Ｔの断面構造
図、第４図（ａ）〜（ｇ）は本発明の一実施例の工程を
順におった断面構造図、第５図は従来のＥＣＭ用Ｊ−１
＝″ＥＴの勢価回路図、第６図は第５図の断面構造図、
第７図（ａｔ 〜（ｆ）は従来のＥＣＭ用Ｊ−ＦＥＴの
製造工程の断面構造図、第８図はＥＣＭの構成図、第９
図はゲート電圧ｖＧの安定時間を示すグラフである。 ！・・・・・・ｐ型半導体仙域、２・・・・・・ｎ Ｗ
半導体領域、３・・・・・・ゲート領域、４・・・・・
・ｐｎ接合部（Ｄｉ２ ）、５・・・・・・ｐ生型オー
ミリクコンタクト領域、６・・・・・・ｎ生型オーミッ
クコンタクト領域、７・・・・・・シｗ−１トキ・バリ
ヤ部、８・・・・・・絶縁層、９・・・・・・金属配線
、ｌＯ・・・・・・ｐｎ接合部（Ｄ１２）％ ｌ ｌ
・・・・・・振動板。 茅 ！ 菌 叢３１！ｌＩ Ｙ ４１３１＞ ４１．）井 ４１！Ｉ δ−Ｓ−υ ｆ−ＦＥｒ ））；’１
年 ５ 図 Ｑ 第 Ｚ［！Ｉ 第 ７１！ｇ
Claims (2)
- （１）接合型電界効果トランジスタのゲートおよびソー
ス間にショットキバリヤダイオードとｐ−ｎ接合型ダイ
オードとが逆方向で並列に接続されていることを特徴と
する半導体装置。 - （２）一導電型半導体領域に囲まれた第１、第２および
第３の逆導電型半導体領域に逆導電型層を形成する工程
と、前記第１および第２の逆導電型半導体領域に一導電
型層を形成する工程と、前記第３の逆導電型半導体領域
にショットキ・バリアダイオードを形成する工程とを有
することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-272849 | 1985-12-03 | ||
| JP27284985 | 1985-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229869A true JPS62229869A (ja) | 1987-10-08 |
| JPH0587022B2 JPH0587022B2 (ja) | 1993-12-15 |
Family
ID=17519627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5425586A Granted JPS62229869A (ja) | 1985-12-03 | 1986-03-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62229869A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5364801A (en) * | 1990-12-17 | 1994-11-15 | Texas Instruments Incorporated | Method of forming a charge pump circuit |
| US6555857B1 (en) * | 1999-03-09 | 2003-04-29 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2011023478A (ja) * | 2009-07-14 | 2011-02-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1986
- 1986-03-11 JP JP5425586A patent/JPS62229869A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5364801A (en) * | 1990-12-17 | 1994-11-15 | Texas Instruments Incorporated | Method of forming a charge pump circuit |
| US5479040A (en) * | 1990-12-17 | 1995-12-26 | Texas Instruments Incorporated | Charge pump circuit with field oxide regions |
| US6555857B1 (en) * | 1999-03-09 | 2003-04-29 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US6960797B2 (en) | 1999-03-09 | 2005-11-01 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2011023478A (ja) * | 2009-07-14 | 2011-02-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587022B2 (ja) | 1993-12-15 |
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