JPH0587022B2 - - Google Patents
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- JPH0587022B2 JPH0587022B2 JP5425586A JP5425586A JPH0587022B2 JP H0587022 B2 JPH0587022 B2 JP H0587022B2 JP 5425586 A JP5425586 A JP 5425586A JP 5425586 A JP5425586 A JP 5425586A JP H0587022 B2 JPH0587022 B2 JP H0587022B2
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- 230000004888 barrier function Effects 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
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- 238000000206 photolithography Methods 0.000 description 4
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、接合型電界効果トランジスタ（以降
Ｊ−FETと呼ぶ）に関し、特にエレクトレツト
コンデンサマイクロホン（以下ECMと呼ぶ）に
使用するＪ−FETに関するものである。
Ｊ−FETと呼ぶ）に関し、特にエレクトレツト
コンデンサマイクロホン（以下ECMと呼ぶ）に
使用するＪ−FETに関するものである。
従来、この種のECM用Ｊ−FETにおいては、
第５図に示すようにゲート（Ｇ）およびソース
（Ｓ）間に、ｐ−ｎ接合ダイオードDi1およびDi2
が逆方向・並列に接続されていた。この回路の断
面構造を第６図に、またその製造工程断面図を第
７図に示す。ECM用Ｊ−FETおよび並列接続ダ
イオードは、まず第７図ａに示すｐ型半導体領域
１とｎ型半導体領域２とから成るシリコン基板上
に、第７図ｂに示すように、フオトリソグラフイ
技術を用いて選択的に絶縁膜を形成し、プレーナ
拡散技術によりｎ型領域２に選択的にｐ型領域を
形成する。さらに第７図ｃに示すようにフオトリ
ソグラフイ技術を用いて選択的に絶縁膜を形成
し、プレーナ拡散技術によりｐ型領域１に取り囲
まれたｎ型領域２内にp+型領域を形成し、ゲー
ト領域３、ダイオードDi2のpnおよびp+型オーミ
ツクコンタクト領域５を形成する。次いで第７図
ｄに示すように選択的に絶縁膜を形成して拡散を
行い、ｎ型領域２内へn+型オーミツクコンタク
ト領域６を形成することによつてダイオードDi1，
Di2およびソース（Ｓ），ドレイン（Ｄ）のオーミ
ツクコンタクトが取られるようにする。次に第７
図ｅに示すように絶縁膜８を選択的に形成する。
そして第７図ｆに示すように、金属配線９を形成
することで製造される。
第５図に示すようにゲート（Ｇ）およびソース
（Ｓ）間に、ｐ−ｎ接合ダイオードDi1およびDi2
が逆方向・並列に接続されていた。この回路の断
面構造を第６図に、またその製造工程断面図を第
７図に示す。ECM用Ｊ−FETおよび並列接続ダ
イオードは、まず第７図ａに示すｐ型半導体領域
１とｎ型半導体領域２とから成るシリコン基板上
に、第７図ｂに示すように、フオトリソグラフイ
技術を用いて選択的に絶縁膜を形成し、プレーナ
拡散技術によりｎ型領域２に選択的にｐ型領域を
形成する。さらに第７図ｃに示すようにフオトリ
ソグラフイ技術を用いて選択的に絶縁膜を形成
し、プレーナ拡散技術によりｐ型領域１に取り囲
まれたｎ型領域２内にp+型領域を形成し、ゲー
ト領域３、ダイオードDi2のpnおよびp+型オーミ
ツクコンタクト領域５を形成する。次いで第７図
ｄに示すように選択的に絶縁膜を形成して拡散を
行い、ｎ型領域２内へn+型オーミツクコンタク
ト領域６を形成することによつてダイオードDi1，
Di2およびソース（Ｓ），ドレイン（Ｄ）のオーミ
ツクコンタクトが取られるようにする。次に第７
図ｅに示すように絶縁膜８を選択的に形成する。
そして第７図ｆに示すように、金属配線９を形成
することで製造される。
ECM用Ｊ−FETは、第８図に示すように声色
等がECMに入るとECMの振動板１１が振動し、
その容量変化がＪ−FETのゲートＧに伝えられ
増幅する働きをする。ここでＧ−Ｓ間のダイオー
ドDi1，Di2の働きは、入力インピーダンスを下
げ、ECMの安定時間を早めるためである。
等がECMに入るとECMの振動板１１が振動し、
その容量変化がＪ−FETのゲートＧに伝えられ
増幅する働きをする。ここでＧ−Ｓ間のダイオー
ドDi1，Di2の働きは、入力インピーダンスを下
げ、ECMの安定時間を早めるためである。
すなわち、ECM用Ｊ−FETの特性は第９図に
示すように、電源VDDを投入すると、ゲートＧの
電位VGは、時定数τ1でピーク値VGnaxになつた
後、放電されてVGは定常値VGOにきる。このとき
の時定数τ2を安定時間と呼んでいるが、Ｇ−Ｓ間
にダイオードが挿入されていない場合には、放電
がほとんどないため、安定時間は異常に長いもの
となり、ECMが安定に働くまでに長時間を要す
ることになる。
示すように、電源VDDを投入すると、ゲートＧの
電位VGは、時定数τ1でピーク値VGnaxになつた
後、放電されてVGは定常値VGOにきる。このとき
の時定数τ2を安定時間と呼んでいるが、Ｇ−Ｓ間
にダイオードが挿入されていない場合には、放電
がほとんどないため、安定時間は異常に長いもの
となり、ECMが安定に働くまでに長時間を要す
ることになる。
従来のダイオードは、ｐ−ｎ接合ダイオードで
あり、その電流−電圧特性（Ｖ−１特性）は次式
のように表わされ、Ｇ−Ｓ間のインピーダンスも
次式で決定されるダイオードが逆方向に接続され
たものとして考えることができる。
あり、その電流−電圧特性（Ｖ−１特性）は次式
のように表わされ、Ｇ−Ｓ間のインピーダンスも
次式で決定されるダイオードが逆方向に接続され
たものとして考えることができる。
Ｉ＝qA（Dp／LpPo＋Do／Lonp）〔exμ（qV／
mkT）−１〕……式 Ａは接合面積、ｍは１〜２の値をもつ定数。
mkT）−１〕……式 Ａは接合面積、ｍは１〜２の値をもつ定数。
DpとDoは正孔と電子の拡散定数。
Lp≡≡√p pは正孔の拡散距離。
Lo≡≡√o oは電子の拡散距離。
poは平衡状態におけるｎ領域での正孔密度
ni2／ND
npは平衡状態におけるｐ領域での電子密度
ni2／NA
niは室温（300K）では、ni1.5×1010／cm3
ND，NAはドナーおよびアクセプタ濃度。
上述した従来のECM用Ｊ−FETは、Ｇ−Ｓ間
に挿入されたDi1およびDi2により、ダイオードが
挿入されていない場合よりは入力インピーダンス
は低くなり、安定時間は短かくなつているが、そ
れでも７〜10秒要する場合があり、電源投入直後
は、出力が歪んでしまい電話機等に使用する場合
は支障があつた。
に挿入されたDi1およびDi2により、ダイオードが
挿入されていない場合よりは入力インピーダンス
は低くなり、安定時間は短かくなつているが、そ
れでも７〜10秒要する場合があり、電源投入直後
は、出力が歪んでしまい電話機等に使用する場合
は支障があつた。
従来の、ECM内Ｊ−FETの安定時間がやや長
いという問題は、ｐ−ｎ接合ダイオードのインピ
ーダンスが高いということであり、インピーダン
スを下げるには、(1)式より、 接合面積Ａを大きくする。
いという問題は、ｐ−ｎ接合ダイオードのインピ
ーダンスが高いということであり、インピーダン
スを下げるには、(1)式より、 接合面積Ａを大きくする。
ｐ−ｎ接合ダイオードの濃度NDおよびNAを
小さくする。
小さくする。
キヤリアのライフタイムτp，τoを小さくす
る。
る。
ことが考えられる。
しかしながら、接合面積を大きくすること
は、コスト上不利であり、また容量も大きくなつ
てしまう。またのｐ−ｎ接合ダイオードの濃度
ND，NAを小さくすることは、Ｊ−FET部と製造
方法を変更しなければならず、工程が複雑でコス
トアツプにもつながる。さらにのキヤリアライ
フタイムを下げることは熱歪を入れる等により可
能であるがＪ−FET部にも歪が入ることになり、
ノイズが大きくなつてしまう。といつた問題があ
つた。
は、コスト上不利であり、また容量も大きくなつ
てしまう。またのｐ−ｎ接合ダイオードの濃度
ND，NAを小さくすることは、Ｊ−FET部と製造
方法を変更しなければならず、工程が複雑でコス
トアツプにもつながる。さらにのキヤリアライ
フタイムを下げることは熱歪を入れる等により可
能であるがＪ−FET部にも歪が入ることになり、
ノイズが大きくなつてしまう。といつた問題があ
つた。
本発明の半導体装置は、接合型電界効果トラン
ジスタのゲートおよびソース間にシヨツトキ・バ
リヤダイオードとｐ−ｎ接合ダイオードとが逆方
向で並列に接続されていることを特徴としてい
る。
ジスタのゲートおよびソース間にシヨツトキ・バ
リヤダイオードとｐ−ｎ接合ダイオードとが逆方
向で並列に接続されていることを特徴としてい
る。
本発明の半導体装置の製造方法は、一導電型半
導体領域に囲まれた第１，第２および第３の逆導
電型領域に逆導電型層を形成する工程と、第１お
よび第２の逆導電型半導体領域に一導電型層を形
成する工程と、第３の逆導電型半導体領域にシヨ
ツトキ・バリヤダイオードを形成する工程とを有
することを特徴としている。
導体領域に囲まれた第１，第２および第３の逆導
電型領域に逆導電型層を形成する工程と、第１お
よび第２の逆導電型半導体領域に一導電型層を形
成する工程と、第３の逆導電型半導体領域にシヨ
ツトキ・バリヤダイオードを形成する工程とを有
することを特徴としている。
〔実施例〕
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のECM用Ｊ−FET
の等価回路を示しており、Ｊ−FETのＧ−Ｓ間
にシヨツトキーバリヤダイオードSBDとｐ−ｍ
接合ダイオードDi2とが逆方向に並列に接続され
ているものである。
の等価回路を示しており、Ｊ−FETのＧ−Ｓ間
にシヨツトキーバリヤダイオードSBDとｐ−ｍ
接合ダイオードDi2とが逆方向に並列に接続され
ているものである。
第２図は第１図のECM用Ｊ−FETのペレット
パターンの一例を示したものである。
パターンの一例を示したものである。
第３図は、第２図のＡ−A′線での断面構造を
示したもので、Ｊ−FET部，S.B.D部およびDi2
部を区分して示している。
示したもので、Ｊ−FET部，S.B.D部およびDi2
部を区分して示している。
Ｐ型半導体領域１により取り囲まれたｎ型半導
体領域２内にＰ型領域が形成され、Ｊ−FETの
ゲート領域３あるいはDi2のダイオード領域が形
成される。またｎ型領域２内には、n+型領域６
が形成されダイオードあるいはソース（Ｓ），ド
レイン（Ｄ）のオーミツクコンタクトが取れるよ
う濃度を高くしてある。またSBD部７は金属配
線９とｎ型半導体領域２との間で形成される。４
はDi2のｐ−ｎ接合部を示す。８は絶縁膜である。
なお金属配線９は、現在の構造上組立プロセス上
および信頼度上から、Alが使いやすい。
体領域２内にＰ型領域が形成され、Ｊ−FETの
ゲート領域３あるいはDi2のダイオード領域が形
成される。またｎ型領域２内には、n+型領域６
が形成されダイオードあるいはソース（Ｓ），ド
レイン（Ｄ）のオーミツクコンタクトが取れるよ
う濃度を高くしてある。またSBD部７は金属配
線９とｎ型半導体領域２との間で形成される。４
はDi2のｐ−ｎ接合部を示す。８は絶縁膜である。
なお金属配線９は、現在の構造上組立プロセス上
および信頼度上から、Alが使いやすい。
SBDの電流特性を表わす式は、
Ｊ＝A*・T2・exp−φB・ｑ／kT・〔exp（Ｖ
・ｑ／nkT−１〕 と表される。A*はeffective Richardson
constantと呼ばれる定数。φBはBanier heightと
半導体の金属の種類による。ｎはｎ−factorと呼
ばれる定数である。
・ｑ／nkT−１〕 と表される。A*はeffective Richardson
constantと呼ばれる定数。φBはBanier heightと
半導体の金属の種類による。ｎはｎ−factorと呼
ばれる定数である。
SBDの特徴は、金属を選ぶことによりその電
流特性を自由に変えることができることであり、
従来のｐ−ｎ接合型ダイオードよりもインピーダ
ンスを下げることは容易である。尚、インピーダ
ンスをー下げすぎるとＪ−FETのgmの低下がお
こり限度がある。
流特性を自由に変えることができることであり、
従来のｐ−ｎ接合型ダイオードよりもインピーダ
ンスを下げることは容易である。尚、インピーダ
ンスをー下げすぎるとＪ−FETのgmの低下がお
こり限度がある。
第４図ａ〜ｇは、本発明の一実施例のECM用
Ｊ−FETの製造方法を、作業工程をおつて示し
たものである。まず、第４図ａに示すｐ型半導体
領域１とｎ型半導体領域２から成るシリコン基板
上に、第４図ｂに示すように、フオトリソグラフ
イ技術を用いて選択的に絶縁膜を形成し、プレー
ナ拡散技術により、ｎ型領域２へ選択的にｐ型領
域１を形成する。さらに第４図ｃに示すように、
フオトリソグラフイ技術を用いて選択的に絶縁膜
を形成し、プレーナ拡散技術によりｐ型領域１に
取り囲まれたｎ型領域２内にp+型領域を形成し、
ゲート領域３およびDi2のpn接合部４が形成され
る。また、ｐ型領域にはオーミツクコンタクトが
取れるようにP+型オーミツクコンタクト領域５
を形成する。次に第４図ｄに示すように、第４図
ｂと同様の方法により、ｎ型領域２内へn+型オ
ーミツクコンタクト領域６を形成することによつ
て、ダイオードあるいはソース（Ｓ），ドレイン
（Ｄ）のオーミツクコンタクトが取れるようにす
る。次に第４図ｅに示すように、第４図ｂと同様
の方法により、SBDとして用いる金属をシヨツ
トキ・バリヤ部７に形成し、シヨツトキ・バリア
ダイオードSBDを形成する。次に第４図ｆに示
すように、第４図ｂと同様の方法により絶縁膜８
を選択的に形成することによつて金属配線のため
のコンタクト窓をおける。そして第４図ｇのよう
に金属９を選択的に形成することにより配線を形
成する。例えば、シヨツトキ・バリヤ金属と金属
配線とを同一金属で形成する場合には、第４図ｅ
に示す工程が省略可能となる。
Ｊ−FETの製造方法を、作業工程をおつて示し
たものである。まず、第４図ａに示すｐ型半導体
領域１とｎ型半導体領域２から成るシリコン基板
上に、第４図ｂに示すように、フオトリソグラフ
イ技術を用いて選択的に絶縁膜を形成し、プレー
ナ拡散技術により、ｎ型領域２へ選択的にｐ型領
域１を形成する。さらに第４図ｃに示すように、
フオトリソグラフイ技術を用いて選択的に絶縁膜
を形成し、プレーナ拡散技術によりｐ型領域１に
取り囲まれたｎ型領域２内にp+型領域を形成し、
ゲート領域３およびDi2のpn接合部４が形成され
る。また、ｐ型領域にはオーミツクコンタクトが
取れるようにP+型オーミツクコンタクト領域５
を形成する。次に第４図ｄに示すように、第４図
ｂと同様の方法により、ｎ型領域２内へn+型オ
ーミツクコンタクト領域６を形成することによつ
て、ダイオードあるいはソース（Ｓ），ドレイン
（Ｄ）のオーミツクコンタクトが取れるようにす
る。次に第４図ｅに示すように、第４図ｂと同様
の方法により、SBDとして用いる金属をシヨツ
トキ・バリヤ部７に形成し、シヨツトキ・バリア
ダイオードSBDを形成する。次に第４図ｆに示
すように、第４図ｂと同様の方法により絶縁膜８
を選択的に形成することによつて金属配線のため
のコンタクト窓をおける。そして第４図ｇのよう
に金属９を選択的に形成することにより配線を形
成する。例えば、シヨツトキ・バリヤ金属と金属
配線とを同一金属で形成する場合には、第４図ｅ
に示す工程が省略可能となる。
以上説明したように、本発明はECM用Ｊ−
FETのダイオードをSBD構造にすることにより、
入力インピーダンスを容易に下げることができ、
安定時間を早くすることができ、また熱歪を入れ
る必要もなく、ノイズも良好で安価で使い易い
ECM用Ｊ−FETを得ることができる。
FETのダイオードをSBD構造にすることにより、
入力インピーダンスを容易に下げることができ、
安定時間を早くすることができ、また熱歪を入れ
る必要もなく、ノイズも良好で安価で使い易い
ECM用Ｊ−FETを得ることができる。
第１図は本発明の一実施例のECM用Ｊ−FET
の等価回路図、第２図は第１図のECM用Ｊ−
FETのペレツトパターンの一例のパターン図、
第３図は第１図のECM用Ｊ−FETの断面構造
図、第４図ａ〜ｇは本発明の一実施例の工程を順
におつた断面構造図、第５図は従来のECM用Ｊ
−FETの等価回路図、第６図は第５図の断面構
造図、第７図ａ〜ｆは従来のECM用Ｊ−FETの
製造工程の断面構造図、第８図はECMの構成図、
第９図はゲート電圧VGの安定時間を示すグラフ
である。 １……ｐ型半導体領域、２……ｎ型半導体領
域、３……ゲート領域、４……pn接合部（Di2）、
５……p+型オーミツクコンタクト領域、６……
n+型オーミツクコンタクト領域、７……シヨツ
トキ・バリヤ部、８……絶縁膜、９……金属配
線、１０……pn接合部（Di2）、１１……振動板。
の等価回路図、第２図は第１図のECM用Ｊ−
FETのペレツトパターンの一例のパターン図、
第３図は第１図のECM用Ｊ−FETの断面構造
図、第４図ａ〜ｇは本発明の一実施例の工程を順
におつた断面構造図、第５図は従来のECM用Ｊ
−FETの等価回路図、第６図は第５図の断面構
造図、第７図ａ〜ｆは従来のECM用Ｊ−FETの
製造工程の断面構造図、第８図はECMの構成図、
第９図はゲート電圧VGの安定時間を示すグラフ
である。 １……ｐ型半導体領域、２……ｎ型半導体領
域、３……ゲート領域、４……pn接合部（Di2）、
５……p+型オーミツクコンタクト領域、６……
n+型オーミツクコンタクト領域、７……シヨツ
トキ・バリヤ部、８……絶縁膜、９……金属配
線、１０……pn接合部（Di2）、１１……振動板。
Claims (1)
- 【特許請求の範囲】 １ 接合型電界効果トランジスタのゲートおよび
ソース間にシヨツトキバリアダイオードとｐ−ｎ
接合型ダイオードとが逆方向で並列に接続されて
いることを特徴とする半導体装置。 ２ 一導電型の半導体領域上に他の導電型の第
１，第２及び第３の領域をそれぞれ離間して形成
する工程と、一導電型の第４，第５，第６及び第
７の領域を前記第４の領域は前記第１，第２及び
第３の領域と離間した前記半導体領域上に前記第
５の領域は前記第２の領域内に前記第６の領域は
前記第３の領域内に前記第７の領域は前記第３の
領域に隣接した前記半導体領域上にそれぞれ形成
する工程と、前記第１，第２及び第３の領域より
も高濃度の他の導電型の第８，第９，第10及び第
11の領域を前記第８の領域は前記第１の領域内に
前記第９及び第10の領域は前記第５の領域を介し
て前記第５の領域を離隔した前記第２の領域内に
前記第11の領域は前記第３の領域内で前記第７の
領域に隣接してそれぞれ形成する工程と、前記第
１の領域内で前記第８の領域と離間した箇所をシ
ヨツトキーバリアダイオードのコンタント部と
し、前記コンタクト部と前記第４の領域を接続
し、前記第８の領域と前記第９の領域と前記第６
の領域とソース電極を接続し、前記第10の領域と
ドレイン電極とそれぞれ接続する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27284985 | 1985-12-03 | ||
| JP60-272849 | 1985-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229869A JPS62229869A (ja) | 1987-10-08 |
| JPH0587022B2 true JPH0587022B2 (ja) | 1993-12-15 |
Family
ID=17519627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5425586A Granted JPS62229869A (ja) | 1985-12-03 | 1986-03-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62229869A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5364801A (en) * | 1990-12-17 | 1994-11-15 | Texas Instruments Incorporated | Method of forming a charge pump circuit |
| JP3634660B2 (ja) | 1999-03-09 | 2005-03-30 | 三洋電機株式会社 | 半導体装置 |
| JP5577638B2 (ja) * | 2009-07-14 | 2014-08-27 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1986
- 1986-03-11 JP JP5425586A patent/JPS62229869A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62229869A (ja) | 1987-10-08 |
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