KR20050010488A - 바이어스 회로 및 반도체 장치의 제조 방법 - Google Patents

바이어스 회로 및 반도체 장치의 제조 방법 Download PDF

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KR20050010488A
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나카무라미츠히로
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소니 가부시끼 가이샤
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Abstract

바이어스 회로는 트랜지스터의 임계치 전압이 변화하여도 바이어스 전류를 일정하게 유지할 수 있고, 바이어스 전압 공급라인과 게이트사이에 접속되고, 트랜지스터의 임계치와 연동하여 저항값이 변화하는 저항소자가 설치된다. 트랜지스터의 임계치가 변화하여도, 임계치의 변동에 따라서 저항값이 변화한다. 임계치가 증가하면, 저항치는 감소하고, 바이어스전압은 저항분할에 의해 증가하도록 조정된다. 임계치가 감소하면, 저항치는 증가하고, 바이어스전압은 저항분할에 의해 감소하도록 조정된다. 이 트랜지스터는 제1 도전형의 채널과 제 2도전형의 게이트를 가지는 접합형 트랜지스터이다. 저항 소자는 제 2도전형의 반도체 영역에 형성된다.

Description

바이어스 회로 및 반도체 장치의 제조 방법{Bias circuit and method of producing semiconductor device}
본 발명은, 예를 들면 무선 시스템의 송신기에 사용되는 전력 증폭기 모듈에 탑재되는 바이어스회로 및 그 바이어스 회로용 반도체 장치의 제조 방법에 관한다.
무선 송신기의 전력 증폭기, 특히, 휴대 전화용 송신부에 사용되는 전력 증폭기 모듈에서, 증폭 소자로서의 전계 효과 트랜지스터(FET)의 바이어스 전류가 소정 값으로 설정된다. 이것은 전력 증폭기 모듈의 성능, 전력 부가효율, 왜곡특성 또는 다른 특징을 결정하는 중요한 인자이다.
FET의 동작전압 및 동작전류를 결정하기 위해, 게이트에 바이어스 회로가 접속된다. 이 바이어스 회로는 게이트 바이어스 공급 단자에서의 전압을 저항으로 분압하고, 게이트에 인가한다. FET의 임계치가 변화하는 경우에는, 그러나 일정한 저항값으로 전압을 분압하면, 동작전류가 일정하게 되지 않는다고 하는 단점이 있었다.
또한, FET의 완성 후에 게이트에 바이어스를 조정하는 일도 행해지고 있지만, 각각의 트랜지스터에 대해서 저항의 트리밍이 필요하게 되므로, 트리밍 시간을 증가하고 바이어스 회로의 면적이 증하한다.
일본 비심사 특허 공고(Kokai) No. 9-283710은 이 단점을 해결하기 위한 바이어스 회로를 개시하고 있다. FET의 채널과 같은 구조의 소자를 저항으로 사용한다. 이와 같이, 반도체 기판에 임계치 전압과 연결되는 저항을 제작하는 것이 가능하면, 바이어스 조정 회로의 크기를 줄이고, 바이어스 조정의 수고와 시간을 크게 줄이는 것이 가능해진다.
본 발명에 의해 해결되어야 할 문제를 요약하면, 임계치 전압이 플러스가 되면 채널의 시트 저항은, MΩ~GΩ의 정도가 된다. 이러한 저항은 바이어스 회로에는 사용될 수 없다. 이것은, 인핸스먼트 모드 트랜지스터의 채널은 게이트 전극에 인가되는 전압이 0V의 경우, 기본적으로 전류가 흐르지 않게 설계되고 있기 때문이다.
특히, 전력 증폭기에 대해서 사용되는 트랜지스터에 대해서, 소비 전력을 줄이는 목적으로, 임계치 전압을 플러스로 하고, 게이트 전압이 0 V때의 오프 전류를 줄이는 인핸스먼트 모드의 트랜지스터를 제작하는 강한 요구가 있어 왔다.
따라서, 임계치 전압이 플러스의 경우에도 적용 가능하고, 트리밍을 실시하지 않고 바이어스 전류를 일정하게 할 수 있는 바이어스 회로가 요구되고 있다.
본 발명의 목적은, 트랜지스터의 임계치 전압이 변화하여도 바이어스 전류를 일정하게 유지할 수 있는 바이어스 회로를 제공하는 것이다.
본 발명의 다른 목적은, 트랜지스터의 임계치 전압이 변화하여도, 바이어스 전류를 일정하게 유지할 수 있는 바이어스 회로를 트랜지스터와 동일한 기판에 제조할수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 본 실시예와 관련되는 바이어스 회로를 갖춘 전력증폭기 모듈의 구성예를 나타내는 도이다.
도 2는 동일 칩내에 형성된 FET와 저항 소자의 모식적인 단면도이다.
도 3a~h는 본 실시예에 의한 반도체 장치의 제조 방법의 공정 단면도이다.
도 4는 FET의 임계치와 바이어스 회로의 저항값과의 관계를 나타내는 도면이다.
도 5는 실제로 측정된, FET의 임계치의 변동에 대한 바이어스 회로의 저항치의 변동을 나타내는 도면이다.
* 부호의 설명 *
1.FET 2.바이어스 회로
3, 4, 5.정합 회로 11.기판
12.버퍼층 13.장벽층
13a.고저항 영역 13b.캐리어 공급 영역
13c.고저항 영역 14.채널층
15.장벽층 15a.고저항 영역
15b.캐리어 공급 영역 15c.고저항 영역
16.절연막 17a, 17b.p형 불순물 영역
18.게이트전극 19.절연막
20.전극 21.전극
R1, R2.저항 소자 T1.입력 단자
T2.출력 단자
T3.게이트 바이어스 공급 단자
T4.전원 전압 GND.접지
상기의 목적을 달성하기 위해, 본 발명의 제 1관점에 따르면, 기판에 형성되고, 게이트, 소스 및 드레인을 갖는 트랜지스터와, 바이어스 전압 공급라인에서 공급된 전압을 분압하여 트랜지스터의 게이트와 기준 전위노드 사이에 공급되는 전압을 생성하는 저항 분할회로를 갖는 바이어스 조정회로를 구비하고, 바이어스 조정회로는 바이어스 전압 공급라인과 트랜지스터의 게이트사이에 접속된 제 1저항소자와 트랜지스터의 게이트와 기준 전위노드 사이에 접속된 제 2저항소자를 가지고, 제 1저항 소자는, 트랜지스터와 동일한 기판에 형성되고 트랜지스터의 임계치의 변동에 따라서 변화하는 저항값을 갖는 바이어스 회로가 제공된다.
본 발명의 바이어스 회로는 전압 공급 라인과 게이트의 사이에, 트랜지스터의 임계치에 연동하는 저항 소자가 접속되어 잇다. 트랜지스터의 임계치가 변화하여도, 임계치의 변화에 따라 저항값이 변화한다. 즉, 임계치가 증가한 경우, 저항값이 감소하고, 저항 분압에 의해 바이어스 전압이 증가하도록 조정된다. 임계치가 감소한 경우에는 저항값이 증가하고, 저항 분압에 의해 바이어스 전압이감소하도록 조정된다.
본 발명의 제 2관점에 따르면, 바이어스 전압 공급 라인으로부터 제공되는 전압을 저항 분압해 바이어스 전압을 설정하는 저항 소자와, 바이어스 전압이 인가되는 게이트를 갖는 접합형 트랜지스터를 동일 반도체 기판에 갖고, 반도체 기판에 제 1도전형의 채널층을 형성하는 단계와, 채널층의 상층에 제 2도전형 불순물을 주입하고, 접합형 트랜지스터의 게이트 영역과 저항 소자의 저항 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.
본 발명의 반도체 장치의 제조 방법에서, 접합형 트랜지스터의 채널층의 상층에 제 2도전형 불순물이 주입되어 게이트 영역을 형성하는 것과 동시에, 저항 소자에 제 2도전형불순물이 주입되어 저항 영역을 형성한다. 이와 같이 하여 형성된 저항 영역은 접합형 트랜지스터의 게이트 영역과 동일한 깊이를 갖는다. 저항 영역의 깊이는, 저항 소자의 저항값 및 트랜지스터의 임계치에 영향을 주므로, 트랜지스터의 임계치에 연동하는 저항값을 갖는 저항 소자가 동일 기판에 제작된다.
본 발명의 바이어스 회로는 트랜지스터의 임계치 전압이 변화하여도 바이어스전류를 일정하게 유지할 수 있다고 하는 장점을 가진다. 따라서, 이 바이어스 회로가 트랜지스터와 동일한 기판에 제작되므로, 작은 크기의 바이어스 회로를 실현할 수 있다.
또, 본 발명의 반도체 장치의 제조 방법에 의하면, 트랜지스터의 임계치 전압이 변화하여도 바이어스 전류를 일정하게 유지할 수 있는 바이어스 회로가 트랜지스터와 동일한 기판에 제작될 수 있다.
이하, 바이어스 회로와 반도체 장치의 제조방법을 도면을 참조하여 설명한다.
도 1은, 본 실시예와 관련되는 바이어스 회로를 갖춘 전력증폭기 모듈(전력 증폭기)의 구성예를 나타내는 도면이다.
전력증폭기 모듈은, 복수단의 FET, 본 실시예에서는 1단의 FET1를 가지고 있다. 그리고, 전력증폭기 모듈은, 도 1에 나타내는 것같이, FET1의 게이트 단자(G)와 접속점(ND1)에서 접속된 바이어스 회로(2)와 바이어스 회로(2)의 접속점(ND1)과 입력단 자(T1)의 사이에 접속된 정합 회로(3)과 FET1의 드레인 단자(D)와 출력 단자(T2)의 사이에 접속된 정합회로(4)와 FET1의 소스 단자(S)와 접지(GND)의 사이에 접속된 정합회로(5)를 가지고 있다.
바이어스 회로(2)는 게이트 바이어스 공급 단자(T3)와 접지(GND) 사이에 직렬로 연결된 저항 소자(R1)와 저항 소자(R2)를 포함한다. 저항 소자(R1)와 저항 소자(R2) 사이의 노드(ND1)는 FET1의 게이트 단자(G)에 접속되어 있다. 통상, 저항 소자(R1) 또는 저항 소자(R2)의 하나에 트리밍 저항이 사용된다. 본 실시예에서, 트리밍 저항이 사용되지 않는다. 그 대신에 저항 소자(R1)가 FET1의 임계치의 변화에 연동해 저항값이 변동하는 구조를 가진다. FET의 드레인 단자(D)는 전원 전압의 공급 단자(T4)에 접속되어 있다. 게이트 바이어스 공급단자 (T3)와 저항 소자(R1)를 연결하는 라인은 본 발명의 전압 공급 라인에 상당한다.
상기 전력증폭기 모듈에서, 고주파 신호가 입력 단자(T1)와 정합 회로(3)를 통하여 FET1의 게이트 단자(G)에 공급된다. 바이어스 회로(2)는 게이트 바이어스 공급 단자(T3)로부터 주어진 정의 전압에 근거해 게이트 단자(G)에 공급된 게이트 바이어스 전압을 설정한다. FET1은 게이트 바이어스 전압을 동작점에서 증폭하여, 고주파 성분을 포함한 바이어스 전류를 정합 회로(4)에 출력한다. 정합 회로(4)는 임피던스를 정합한 후, 증폭된 고주파 신호를 출력 단자(T2)를 통하여 출력한다.
본 실시예에 의거한 바이어스 회로(2)는, 트리밍을 하지 않고 FET1의 임계 전압에 비례한 바이어스 전압을 접속점(ND1)에 공급하는 기능을 가진다. 보다 상세하게는, 바이어스 회로(2)를 형성하는 저항 소자(R1)는 FET1의 칩에서 FET1의 제조와 같은 프로세스로 제작되고, FET1의 임계 전압에 대응하는 저항값을 가지는 구조이다. 또한, 저항 소자(R2)도 FET1과 동일 기판에 형성되는 것이 바람직하다.
도 2는 동일 칩에 형성된 FET1과 저항 소자(R1)의 모식적인 단면도이다.
도 2는 FET1이 에피텍샬 기판 중에서 격자 부정합을 허용하여 높은 전자 이동도를 실현하는 의사 격자 접합 고전자 이동도 트랜지스터(PHEMT : Pseudomorphic High Electron Mobility Transistor)로 구성되고 저항 소자가 PHEMT의 에피텍셜 성장 기판을 이용해 제작된 예이다. 본 실시예에서는 제 1도전형을 n형으로 하고, 제2 도전형을 p형으로 만든 일예를 참조하여 설명한다.
반절연성의 단결정 GaAs 기판(11)은 불순물이 첨가되어 있지 않은 GaAs의 버퍼층(12)을 통하여 형성되고, III－V족 화합물 반도체의 장벽층(13)을 갖는다.
장벽층(13)은, 예를 들면, 조성비 0.2~0.3의 Al를 포함한 AlGaAs 혼정(mixed crystal)의 반도체로 구성되고 불순물을 포함하지 않는 두께 200 nm정도의 고저항 영역(13a)으로 고농도의 n형 불순물로서 Si를 1~2×1012／cm2정도 첨가한 두께 4 nm정도의 캐리어 공급 영역(13b)과, 불순물을 첨가하고 있지 않는 두께 2 nm정도의 고저항 영역(13c)이 버퍼층(12)측으로부터 연속하여 적층한 구조이다. 장벽층(13)은 그 위에 채널층(14)이 형성되어 있다.
채널층(14)은 장벽층(13)의 반도체보다 좁은 밴드 갭을 가지는 반도체, 예를 들면 조성비 0.1~0.2로 불순물이 첨가되어 있지 않고 In를 포함한 InGaAs 혼정의 반도체로 구성되어 있다. 이것에 의해, 채널층(14)은 장벽층(13)의 캐리어 공급 영역(13b) 및 후술하는 고저항의 장벽층(15)의 캐리어 공급 영역(15b)으로부터 캐리어가 공급된다. 채널층(14)은 그 위에 장벽층(15)이 형성되어 있다.
장벽층(15)은 장벽층(13)과 같게, 조성비 0.2~0.3의 Al를 포함한 AlGaAs 혼정에 의한 반도체로 구성되고 불순물을 포함하지 않는 두께 2 nm정도의 고저항 영역(15a)과, 고농도의 n형 불순물로서 Si를 1~2×1012／cm2정도 첨가한 두께 4 nm정도의 캐리어 공급 영역(15b)과 불순물을 첨가하고 있지 않는 두께 70~200 nm정도의 고저항영역(15c)이 채널층(14)측에 연속하여 적층된 구조를 갖는다.
고저항 영역(15c)은 예를 들면 Zn등의 p형 불순물이, 채널층(14)에서 10 nm 이상 떨어진 곳까지 도핑된 p형 불순물 영역(17a, 17b)이 형성되어 있다. p형불순물 영역(게이트 영역) (17a)은 접합형 트랜지스터(FET1)의 게이트를 구성하는 것이고, p형 불순물 영역(저항 영역)(17b)은 저항 소자(R1)를 구성하는 것이다. 후술 하는 것같이, p형 불순물 영역(17a, 17b)은 장벽층(15)의 표면에 형성된 절연막(16)의 소정의 장소에 설치된 간극를 통하여, 기상 확산 또는 이온 주입에 의해서 도핑된 것이다.
고저항 영역(15c)의 표면에는, 두께 300 nm정도의 질화 실리콘으로 이루어지는 절연막(16, 19)이 형성되고, 해당 절연막(16, 19)에는, p형 불순물 영역(17b) 표면을 노출시키는 간극가 형성되고 있다. 그리고, 절연막(16, 19) 위에, 그 간극를 통해 p형불순물 영역(17b)에 접속하는 한 쌍의 전극(20)이 설치되어 있다. 해당 전극(20)은, p형 불순물건 영역(17b)과 양호한 옴 접촉이 가능하고, 한편, 장벽층(15)의 반응 깊이가 이 p형태 불순물 영역(17b)보다 얕은 금속이 바람직하다. 따라서, 전극(20)은, 예를 들면 두께 50 nm의 티탄(Ti), 두께 50 nm의 백금(Pt), 및 두께 200 nm의 은(Au)을, 기판측으로부터 연속하여 적층한 것으로 구성되어 있다.
절연막(16)에는, p형 불순물 영역(17a)를 노출하는 통로가 형성되고 있고, 통로내에는 p형 불순물 영역(17a)에 접속된 게이트 전극(18)이 형성되어 있다. 게이트 전극(18)은, 기판측으로부터 Ti, Pt 및 Au를 연속하여 적층한 구성으로 되어 있다.
또, 절연막(16, 19)에는, 적당한 간격을 비워서 장벽층(15)을 노출하는 2개의 간극가 설치되고, 이 간극에 소스 혹은 드레인 전극이 되는 한 쌍의 전극(21)이형성되어 있다. 전극(21)은, 기판측으로부터 금 게르마늄(AuGe), 니켈(Ni) 및 은 (Au)을 연속하여 적층해 합금화한 것에 의해 구성되어 있어 장벽층(15)과 옴접촉하고 있다.
도시는 하지 않지만, 저항 소자(R2)도 접합형 트랜지스터(FET1) 및 저항 소자(R1)와 동일 기판에 형성되어 있다. 저항 소자(R2)는, 예를 들면 채널층(14)를 이용해 형성하든가 금속 박막으로 형성할 수 있다.
다음에, 도 2에 나타내는 반도체 장치의 제조 방법으로 대해서, 도 3~도 6을 참조해 설명한다.
도 3a에 나타내는 것같이, GaAs로 이루어지는 기판(11) 위에, 불순물을 포함하지 않는 GaAs를 에피택셜 성장 시켜 버퍼층(12)을 형성한다. 버퍼층(12)위에, 불순물을 첨가하지 않는 AlGaAs, Si를 불순물로서 첨가한 n형 AlGaAs층 및 불순물을 첨가하지 않는 AlGaAs층을 연속하여 에피택셜 성장시키고, 고저항 영역(13a), 캐리어 공급 영역(13b) 및 고저항 영역(13c)을 적층한 장벽층(13)을 형성한다.
다음에, 장벽층(13) 위에, 불순물을 포함하지 않는 InGaAs를 에피택셜 성장시켜 채널층(14)을 형성한다. 더욱이 채널층(14) 위에, 불순물을 첨가하지 않는 AlGaAs, Si를 불순물로서 첨가한 n형 AlGaAs 및 불순물을 첨가하지 않는 AlGaAs를 연속하여 에피택셜 성장시키고, 고저항 영역(15a), 캐리어 공급 영역(15b) 및 고저항 영역(15c)을 적층한 장벽층(15)을 형성한다.
다음에, 도 3b에 나타내는 것같이, 예를 들면 CVD(Chemical Vapor Deposition) 법에 의해 질화 실리콘을 퇴적해 절연막(16)을 형성한다.
다음에, 도 3c에 나타내는 것같이, 패턴이 레지스트에 의해 형성되고, 저항 소자를 형성하는 영역 및 FET의 게이트의 형성 영역에 있어서의 절연막(16)이 RIE(Reactive Ion Etching)에 의해 제거된다. 그 후, 레지스터가 제거된다. 그러므로, 절연막(16)에 간극(16a, 16b)이 형성된다.
다음에, 도 3d에 나타내는 것같이, 예를 들면 기판이 600℃로 가열되고, 절연막(16)의 개구(16a, 16b)에 p형 불순물이 되는 Zn이 기상 확산되고, 장벽층(15)에 일정한 깊이를 가지는 p형 불순물 영역(17a, 17b)을 형성한다. p형 불순물은 이온 주입에 의해 도핑될 수 있다. 그러나, 이 경우, 고온 열처리는 도핑한 불순물을 활성화시키도록 기능하므로, 기상 확산이 바람직하다. 여기서, 기상 확산의 경우, 확산 깊이가 시간에 의해 제어된다.
다음에, 도 3e에 나타내는 것같이, 간극(16a)에 개구를 가지는 레지스트를 형성해, 게이트 금속으로서 Ti／Pt／Au의 적층막을 증착하고, 리프트 오프법에 의해 게이트 전극부 이외의 영역에서 제거되어 게이트 전극(18)을 형성한다. 이것에 의해, 절연막(16)의 간극(16a)은 p형 불순물 영역(17a)에 접속된 게이트 전극(18)이 형성된다. 이 게이트전극(18)은 도 1에 나타내는 게이트 단자(G)에 대응한다.
다음에, 도 3f에 나타내는 것같이, 예를 들면 CVD법에 의해, 웨이퍼 전면에 질화 실리콘을 퇴적해 절연막(19)을 형성한다.
다음에, 도 3g에 나타내는 것같이, 예를 들면 레지스트를 이용한 에칭에 의해, 저항 소자의 전극 형성 영역에 있어서의 절연막(19)에 간극이 형성된다. 해당 간극을 포함한 전면에 Ti, Pt, Au를 연속하여 증착한다. 리프트 오프법에 의해, 앞의 레지스트와 함께 불필요한 금속을 제거하고, p형 불순물 영역(17b)에 접속하는 한 쌍의 전극(20)이 형성된다.
다음에, 도 3h에 나타내는 것같이, 소스 혹은 드레인이 되는 2개의 전극부에 간극을 가지는 레지스터 패턴이 형성되면, 2개 전극부에서의 절연막(16, 19)의 일부가 에칭에 의해 제거된다. 그 결과, 절연막(16, 19)에 장벽층(15)을 노출하는 2개의 간극(19a)이 형성된다.
이후의 공정에서, 레지스트 패턴을 남긴 채로, 전면에 예를 들면 금 게르마늄합금(AuGe), 니켈(Ni) 및 금(Au)을 연속하여 증착해 금속층을 형성한다. 리프트 오프법에 의해 레지스트 패턴과 함께 불필요한 부분의 금속층이 제거되어 전극 형성부에만 금속층을 남긴다. 예를 들면 금속층은 400℃정도의 열처리에 의해 합금화되어 소스 및 드레인으로서의 2개의 전극(21)을 형성한다. 이것에 의해, 도 1에 나타낸 반도체 장치가 제조된다.
상기와 같은 JPHEMT(Junction PHEMT)로 이루어지는 FET에서는, 채널의 도전형(n형)과 다른 p형 불순물 영역(17a)으로 형성함으로써, 채널층(14)의 반도체와 게이트로서의 p형 불순물 영역(17a) 사이의 빌트인 포텐셜(Φbi)이 크게 되고, 포저티브 전원 동작이 실행된다. 또한, 상기 구성을 갖는 JPHEMT에 있어서, p형 불순물 영역(17a)와 채널층(14) 사이의 거리가 작으면 작을수록, 채널층(14)의 반도체와 p형 불순물 영역(17a) 사이의 빌트인 포텐셜(Φbi)을 크게 할 수 있으므로, 임계치 전압이 정의 방향으로 커진다. 즉, 임계치 전압은, 채널의 농도나 깊이에도 의존하지만, p형 불순물 영역(17a)의 농도나 깊이에도 의존한다.
한편, p형 불순물 영역(17a)와 동시에 형성되고, 저항 소자를 구성하는 p형 불순물 영역(17b)는, p형 불순물 영역(17a)의 확산 깊이에 따라서 저항값이 감소한다.
이상을 정리하면, p형 불순물 영역의 확산 깊이에 대한 FET1의 임계치 전압(Vth)과 저항 소자(R1)의 저항값은 도 4에 나타내는 관계가 있다. 도 4에 나타내는 것같이, p형 불순물 영역(17a)의 확산 불균일에 의해 FET의 임계치 전압이 증가한 경우에는, p형 불순물 영역(17b)에 의해 구성되는 저항 소자(R1)의 시트 저항이 내려간다. 따라서, 접속점(ND1)에 있어서의 바이어스 전압이 증가하고, 바이어스 전류의 변동이 억제된다.
반대로, p형 불순물 영역(17a)의 확산 불균일에 의해 FET의 임계치 전압이 저하한 경우에는, p형 불순물 영역(17b)에 의해 구성되는 저항 소자(R1)의 시트 저항이 증가한다. 따라서, 접속점(ND1)에 있어서의 바이어스 전압이 저하하고, 바이어스 전류의 변동이 유지된다.
실제로, 상기의 JPHEMT를 제작한 경우에 있어서의 FET1의 임계치 전압과 저항소자(R1)의 저항값을 측정한 경우, 도 5에 나타내는 결과가 얻어진다. 즉, 도 5에 나타내는 것같이, FET의 임계치 전압(Vth)이 증가한 경우에는 저항 소자(R1)의 저항(R)이 저하한다.
이상 설명한 것같이, 본 실시예에 따르는 바이어스 회로는 게이트 바이어스 공급 단자(T3)와 FET1의 게이트 단자(G)의 사이에, FET1의 임계치에 합치한 저항소자(R1)를 동일칩내에 설치되어 있다. 이것에 의해, 다른 제품 로트(lot)마다 불균일하게 FET1의 임계치에 의한 바이어스 전류의 변동을 억제될 수 있다.
이 결과, 트리밍 저항이 필요없게 되고, 상기 저항 소자(R1)는 FET1의 제조 공정에 있어서 형성될 수 있다. 그러므로, 예를 들면 바이어스 회로가 탑재되는 전력 증폭기 모듈의 면적을 작게 할 수 있어 제조 공정을 삭감할 수 있다.
특히, 저항 소자(R1)를 구성하는 p형 불순물 영역(17b)이 접합형 FET의 게이트를 형성하는 p형 불순물 영역(17a)의 확산 공정과 동시에 형성됨으로써, 웨이퍼간에 확산공정의 확산 깊이가 변동한 경우라도, 바이어스 전류를 일정하게 유지할 수 있다.
본 발명은 게이트단자에 정전압을 인가하는 인핸스먼트형의 FET에 대해 설명했지만, 게이트 단자에 부전압을 인가하는 경우에도 유사하게 적용할 수 있다. 따라서, 넓은 범위의 임계치가 취급될 수 있다.
예를 들면, 본 발명은 JFET타입의 트랜지스터에도 적용할 수 있다. 이 경우, n형(제 1도전형)의 채널로서 GaAs 기판에 Si이 주입된다. 어닐링을 하여 n형 불순물을 활성화 시킨 후에 선택 확산 마스크의 절연막을 퇴적한다. 게이트가 되는 부분, 임계치와 연동하는 저항의 부분을 개구하고, p형(제 2도전형)의 불순물인 Zn를 확산시킨다. 임계치가 플러스가 되는 것에 따라, 이 저항은 작아지도록 변화한다. 이 저항을 트랜지스터의 바이어스 회로에 사용하므로, 임계치 전압이 변화하여도 바이어스 전류를 일정하게 유지하는 것이 가능해진다.
또, 기판(11)은 GaAs에 한정하지 않고, InP계의 기판에도 적용된다. 이경우에는, 채널층(14)은 InAs계 반도체를 이용하여 장벽층(13, 15)은 채널층(14)보다도 에너지 밴드갭이 큰 반도체를 이용한다.
본 발명은 설명을 위해 선택된 특정 실시예를 참조로 하여 설명하였지만, 본 발명의 요지와 범위를 일탈하지 않고, 본 기술에서 숙련된 자에 의해 여러 가지 변경이 가능하다.
본 발명의 바이어스 회로에 의하면, 트랜지스터의 임계치 전압이 변화하여도 바이어스전류를 일정하게 유지할 수 있다고 하는 이점이 있다. 따라서, 이 바이어스 회로를 트랜지스터와 동일한 기판에 제작하는 것으로써, 소형화한 바이어스 회로를 실현할 수 있다.
또, 본 발명의 반도체 장치의 제조 방법에 의하면, 트랜지스터의 임계치 전압이 변화하여도 바이어스 전류를 일정하게 유지할 수 있는 바이어스 회로를 트랜지스터와 동일한 기판에 제작할 수 있다.

Claims (4)

  1. 기판에 형성되고, 게이트, 소스 및 드레인을 갖는 트랜지스터와,
    바이어스 전압 공급라인에서 공급된 전압을 분압하여 상기 트랜지스터의 게이트와 기준 전위노드 사이에 공급되는 전압을 생성하는 저항 분할회로를 갖는 바이어스 조정회로를 구비하고,
    상기 바이어스 조정회로는 바이어스 전압 공급라인과 상기 트랜지스터의 게이트사이에 접속된 제 1저항소자와 상기 트랜지스터의 게이트와 기준 전위노드 사이에 접속된 제 2저항소자를 가지고,
    상기 제 1저항 소자는, 상기 트랜지스터와 동일한 기판에 형성되고 상기 트랜지스터의 임계치의 변동에 따라서 변화하는 저항값을 갖는 것을 특징으로 하는 바이어스 회로.
  2. 제 1항에 있어서,
    상기 트랜지스터는, 제 1도전형의 채널과 제 2도전형의 게이트를 가지는 접합형 트랜지스터이며,
    상기 제 1저항 소자는, 상기 제 2도전형의 반도체 영역에서 형성되는 바이어스 회로.
  3. 전압 공급 라인으로부터 공급되는 전압을 저항 분압해 바이어스 전압을 설정하는 저항 소자와, 상기 바이어스 전압이 인가되는 게이트를 갖는 접합형 트랜지스터를 동일한 반도체 기판에 제조하는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기판에 제 1도전형의 채널층을 형성하는 단계와,
    상기 채널층의 상층에 제 2도전형 불순물을 주입하고, 상기 접합형 트랜지스터의 게이트 영역과 상기 저항 소자의 저항 영역을 형성하는 단계를 가지는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 제 2도전형 불순물을 주입하는 단계에 있어서, 상기 제 2도전형 불순물이 기상 확산에 의해 상기 채널층의 상층에 주입되는 반도체 장치의 제조 방법.
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