JP2003224139A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003224139A JP2003224139A JP2002021397A JP2002021397A JP2003224139A JP 2003224139 A JP2003224139 A JP 2003224139A JP 2002021397 A JP2002021397 A JP 2002021397A JP 2002021397 A JP2002021397 A JP 2002021397A JP 2003224139 A JP2003224139 A JP 2003224139A
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Abstract
(57)【要約】
【課題】 埋め込みＰ型ゲート構造をもったＰ−ＨＥＭ
Ｔの閾値電圧が、ウエハ面内のいずれの箇所においても
均一となるような半導体装置を提供する。 【解決手段】 半導体基板１１上に、バッファ層１２、
チャネル層１３、スペーサ層１４、電子供給層１５、Ｐ
型ゲート拡散層１６およびオーミックキャップ層１７を
順にエピタキシャル成長で同時に形成し、ソース電極お
よびドレイン電極が形成される領域以外のオーミックキ
ャップ層１７をエッチングにより除去し、Ｐ型ゲート拡
散時の選択マスクとなる絶縁膜１８を堆積し、Ｐ型ゲー
ト形成領域９０および素子領域外の一部の領域１００の
絶縁膜１８を除去し、Ｐ型ゲート形成領域９０に不純物
を拡散させてＰ型ゲート領域を形成し、Ｐ型ゲート領域
にゲート電極を形成する。
Ｔの閾値電圧が、ウエハ面内のいずれの箇所においても
均一となるような半導体装置を提供する。 【解決手段】 半導体基板１１上に、バッファ層１２、
チャネル層１３、スペーサ層１４、電子供給層１５、Ｐ
型ゲート拡散層１６およびオーミックキャップ層１７を
順にエピタキシャル成長で同時に形成し、ソース電極お
よびドレイン電極が形成される領域以外のオーミックキ
ャップ層１７をエッチングにより除去し、Ｐ型ゲート拡
散時の選択マスクとなる絶縁膜１８を堆積し、Ｐ型ゲー
ト形成領域９０および素子領域外の一部の領域１００の
絶縁膜１８を除去し、Ｐ型ゲート形成領域９０に不純物
を拡散させてＰ型ゲート領域を形成し、Ｐ型ゲート領域
にゲート電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、特に携帯電話機や
携帯端末等の移動体通信機器に使用される半導体装置お
よびその製造方法に関する。
携帯端末等の移動体通信機器に使用される半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】携帯電話機等の移動体通信機器の送受信
回路に使用されている高周波用集積回路（Monolithic M
icrowave IC、以下ＭＭＩＣという）は、移動体通信機
器に対する高機能化および低消費電力化の要求が高まる
に伴って、それらの要求を満たすような高い性能が求め
られている。
回路に使用されている高周波用集積回路（Monolithic M
icrowave IC、以下ＭＭＩＣという）は、移動体通信機
器に対する高機能化および低消費電力化の要求が高まる
に伴って、それらの要求を満たすような高い性能が求め
られている。
【０００３】ＭＭＩＣにおける送信系回路の構成要素の
ひとつであるパワーアンプは、高い利得と効率、低い歪
特性が重要で、これを実現するには、ヘテロ系デバイス
を使った集積回路（ＩＣ）が有効とされている。
ひとつであるパワーアンプは、高い利得と効率、低い歪
特性が重要で、これを実現するには、ヘテロ系デバイス
を使った集積回路（ＩＣ）が有効とされている。
【０００４】ヘテロ系デバイスは、ＨＥＭＴ（High Ele
ctron Mobility Transistor）やＨＢＴ（Hetero Bipola
r Transistor）に代表されるが、特性や信頼性および製
造のしやすさから、近年では、特にチャネルにＩｎＧａ
Ａｓを用いたＰ−ＨＥＭＴ（Pseudomorphic HEMT）がパ
ワーアンプの主流となっている。このＰ−ＨＥＭＴは、
従来、正負の二つの電源で動作するショットキー接合ゲ
ート型が用いられてきた。
ctron Mobility Transistor）やＨＢＴ（Hetero Bipola
r Transistor）に代表されるが、特性や信頼性および製
造のしやすさから、近年では、特にチャネルにＩｎＧａ
Ａｓを用いたＰ−ＨＥＭＴ（Pseudomorphic HEMT）がパ
ワーアンプの主流となっている。このＰ−ＨＥＭＴは、
従来、正負の二つの電源で動作するショットキー接合ゲ
ート型が用いられてきた。
【０００５】最近では、移動体通信機器の小型化のため
に、一つの電源（正電源）のみで動作が可能なパワーア
ンプの要求が強くなっている。Ｐ型不純物を拡散して形
成する埋め込みＰ型のゲート構造を持ったＰ−ＨＥＭＴ
によって、負電源回路を必要としないパワーアンプが実
現し、携帯電話等の移動体通信機器の小型化に大きな役
割を果たしている。
に、一つの電源（正電源）のみで動作が可能なパワーア
ンプの要求が強くなっている。Ｐ型不純物を拡散して形
成する埋め込みＰ型のゲート構造を持ったＰ−ＨＥＭＴ
によって、負電源回路を必要としないパワーアンプが実
現し、携帯電話等の移動体通信機器の小型化に大きな役
割を果たしている。
【０００６】しかし、この埋め込みＰ型ゲート構造をも
つＰ−ＨＥＭＴは、特に埋め込みＰ型ゲートを形成する
工程で不純物をウエハ面内に均一に拡散させることが難
しいとされている。
つＰ−ＨＥＭＴは、特に埋め込みＰ型ゲートを形成する
工程で不純物をウエハ面内に均一に拡散させることが難
しいとされている。
【０００７】図６および図７は、従来の埋め込みＰ型ゲ
ートＰ−ＨＥＭＴの製造工程のフローを示す。まず図６
（ａ）に示すように半絶縁性ＧａＡｓ基板２１の上に、
例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Dep
osition）法によりエピタキシャル膜を成長させる。こ
こでエピタキシャル膜は、バッファ層２２、チャネル層
２３、スペーサ層２４、電子供給層２５、ゲート拡散層
２６、オーミックキャップ層２７を有する。
ートＰ−ＨＥＭＴの製造工程のフローを示す。まず図６
（ａ）に示すように半絶縁性ＧａＡｓ基板２１の上に、
例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Dep
osition）法によりエピタキシャル膜を成長させる。こ
こでエピタキシャル膜は、バッファ層２２、チャネル層
２３、スペーサ層２４、電子供給層２５、ゲート拡散層
２６、オーミックキャップ層２７を有する。
【０００８】バッファ層２２は通常基板２１と同材料で
あるアンドープのＧａＡｓで形成され、膜厚は例えば１
〜５μｍ程度である。チャネル層２３は、アンドープの
ＧａＡｓあるいはＩｎxＧａ1-xＡｓ（ｘ＝０〜０．３程
度）で形成され、膜厚は例えば１０〜２０ｎｍ程度であ
る。スペーサ層２４は、チャネル層２３に比べてバンド
ギャップの大きな材料、例えばアンドープのＡｌxＧａ
1-xＡｓ（ｘ＝０．２〜０．５）で形成され、膜厚は１
〜５ｎｍ程度である。
あるアンドープのＧａＡｓで形成され、膜厚は例えば１
〜５μｍ程度である。チャネル層２３は、アンドープの
ＧａＡｓあるいはＩｎxＧａ1-xＡｓ（ｘ＝０〜０．３程
度）で形成され、膜厚は例えば１０〜２０ｎｍ程度であ
る。スペーサ層２４は、チャネル層２３に比べてバンド
ギャップの大きな材料、例えばアンドープのＡｌxＧａ
1-xＡｓ（ｘ＝０．２〜０．５）で形成され、膜厚は１
〜５ｎｍ程度である。
【０００９】電子供給層２５は、スペーサ層２４と同材
料で形成され、例えばＡｌxＧａ1-xＡｓ（ｘ＝０．２〜
０．５）が用いられる。膜厚は、例えば１〜１０ｎｍ程
度である。また電子供給層２５には、ｎ型不純物、例え
ばＳｉがドーピングされ、その濃度は１Ｅ１８ｃｍ−３
〜１Ｅ１９ｃｍ−３程度である。ゲート拡散層２６は、
電子供給層２５およびスペーサ層２４と同じ材料で形成
され、例えばアンドープのＡｌxＧａ1-xＡｓ（ｘ＝０．
２〜０．５）が用いられる。膜厚は、例えば５０〜１５
０ｎｍ程度である。
料で形成され、例えばＡｌxＧａ1-xＡｓ（ｘ＝０．２〜
０．５）が用いられる。膜厚は、例えば１〜１０ｎｍ程
度である。また電子供給層２５には、ｎ型不純物、例え
ばＳｉがドーピングされ、その濃度は１Ｅ１８ｃｍ−３
〜１Ｅ１９ｃｍ−３程度である。ゲート拡散層２６は、
電子供給層２５およびスペーサ層２４と同じ材料で形成
され、例えばアンドープのＡｌxＧａ1-xＡｓ（ｘ＝０．
２〜０．５）が用いられる。膜厚は、例えば５０〜１５
０ｎｍ程度である。
【００１０】オーミックキャップ層２７は、チャネル層
２３と同材料かそれよりもバンドギャップの小さい材
料、例えばＧａＡｓやＩｎxＧａ1-xＡｓ（ｘ＝０〜０．
３）等で形成される。膜厚は、例えば１０〜５０ｎｍ程
度である。
２３と同材料かそれよりもバンドギャップの小さい材
料、例えばＧａＡｓやＩｎxＧａ1-xＡｓ（ｘ＝０〜０．
３）等で形成される。膜厚は、例えば１０〜５０ｎｍ程
度である。
【００１１】次に図６（ｂ）に示すように、ソース、ド
レイン電極が形成される領域以外のオーミックキャップ
層２７を、薬液によるエッチングによって除去する。さ
らに図６（ｃ）に示すように、ゲート拡散時の選択マス
クとなる絶縁膜２８、例えば窒化シリコン膜（以下Ｓｉ
Ｎ膜と記す）を化学気相堆積法（以下ＣＶＤと記す）に
より堆積させる。その後、図６（ｄ）に示すように、ゲ
ート形成領域以外の領域にレジストが塗布され、開口部
３０の絶縁膜２８をエッチングにより除去する。
レイン電極が形成される領域以外のオーミックキャップ
層２７を、薬液によるエッチングによって除去する。さ
らに図６（ｃ）に示すように、ゲート拡散時の選択マス
クとなる絶縁膜２８、例えば窒化シリコン膜（以下Ｓｉ
Ｎ膜と記す）を化学気相堆積法（以下ＣＶＤと記す）に
より堆積させる。その後、図６（ｄ）に示すように、ゲ
ート形成領域以外の領域にレジストが塗布され、開口部
３０の絶縁膜２８をエッチングにより除去する。
【００１２】次に、図６（ｅ）に示すように、絶縁膜２
８に形成された開口部３０を通してゲート拡散層２６に
Ｐ型不純物、例えば亜鉛（以下Ｚｎと記す）を拡散さ
せ、Ｐ型ゲート領域２９を形成する。このとき、主に気
相拡散が用いられる。
８に形成された開口部３０を通してゲート拡散層２６に
Ｐ型不純物、例えば亜鉛（以下Ｚｎと記す）を拡散さ
せ、Ｐ型ゲート領域２９を形成する。このとき、主に気
相拡散が用いられる。
【００１３】次に、図７（ｆ）に示すようにＴｉとＰｔ
とＡｕの多層膜を順次堆積させ、パターニングすること
でゲート電極２００を形成する。その後、図７（ｇ）に
示すようにゲート電極生成と同様にしてソース、ドレイ
ン領域にオーミック電極２１０を形成する。次に図７
（ｈ）に示すように絶縁膜２２０を、例えばＣＶＤ法に
よって堆積し、図７（ｉ）に示すようにオーミック電極
２１０上とゲート電極２００上（ゲートの開口部は図示
していない）の絶縁膜２２０とチップを分離するための
スクライブライン２３０となる領域の絶縁膜２２０をエ
ッチングで除去し、その後Ｐ−ＨＥＭＴや抵抗素子間を
配線で結線することで所望のＩＣが形成される。
とＡｕの多層膜を順次堆積させ、パターニングすること
でゲート電極２００を形成する。その後、図７（ｇ）に
示すようにゲート電極生成と同様にしてソース、ドレイ
ン領域にオーミック電極２１０を形成する。次に図７
（ｈ）に示すように絶縁膜２２０を、例えばＣＶＤ法に
よって堆積し、図７（ｉ）に示すようにオーミック電極
２１０上とゲート電極２００上（ゲートの開口部は図示
していない）の絶縁膜２２０とチップを分離するための
スクライブライン２３０となる領域の絶縁膜２２０をエ
ッチングで除去し、その後Ｐ−ＨＥＭＴや抵抗素子間を
配線で結線することで所望のＩＣが形成される。
【００１４】ここで得られるＰ−ＨＥＭＴの閾値電圧
（Ｖｔｈ）は、チャネル層２３とＰ型ゲート領域２９の
距離、つまり、Ｐ型不純物であるＺｎの拡散深さによっ
て決まる。図８に上記の方法で作成されたＰ−ＨＥＭＴ
の閾値電圧のウエハ面内の均一性を示す。位置は、ウエ
ハＷのオリエンテーションフラットＯＦに平行な直径に
沿った左端からの距離をとった。同図から、ウエハ周辺
部（エッジから１０ｍｍの領域）で急激にＰ−ＨＥＭＴ
の閾値電圧の均一性の悪化していることがわかる。
（Ｖｔｈ）は、チャネル層２３とＰ型ゲート領域２９の
距離、つまり、Ｐ型不純物であるＺｎの拡散深さによっ
て決まる。図８に上記の方法で作成されたＰ−ＨＥＭＴ
の閾値電圧のウエハ面内の均一性を示す。位置は、ウエ
ハＷのオリエンテーションフラットＯＦに平行な直径に
沿った左端からの距離をとった。同図から、ウエハ周辺
部（エッジから１０ｍｍの領域）で急激にＰ−ＨＥＭＴ
の閾値電圧の均一性の悪化していることがわかる。
【００１５】図９に、ウエハ周辺部と中心部におけるＰ
−ＨＥＭＴのＰ型ゲート領域のＺｎ濃度の基板の深さ方
向のプロファイルをＳＩＭＳ（Secondary Ion Mass Spe
ctroscopy）で解析した結果を示す。これによると中心
部と周辺部のＰ−ＨＥＭＴの閾値電圧の差は、Ｚｎの拡
散深さの差によって生じていることがわかる。また図１
０は、ウエハ中心部と周辺部の拡散時間に対するＰ−Ｈ
ＥＭＴの閾値電圧の関係を実験的に調べたものである。
これからＰ−ＨＥＭＴの閾値電圧の差は、拡散時間の差
によって生じていることがわかる。
−ＨＥＭＴのＰ型ゲート領域のＺｎ濃度の基板の深さ方
向のプロファイルをＳＩＭＳ（Secondary Ion Mass Spe
ctroscopy）で解析した結果を示す。これによると中心
部と周辺部のＰ−ＨＥＭＴの閾値電圧の差は、Ｚｎの拡
散深さの差によって生じていることがわかる。また図１
０は、ウエハ中心部と周辺部の拡散時間に対するＰ−Ｈ
ＥＭＴの閾値電圧の関係を実験的に調べたものである。
これからＰ−ＨＥＭＴの閾値電圧の差は、拡散時間の差
によって生じていることがわかる。
【００１６】
【発明が解決しようとする課題】拡散時間に差が生じる
原因として、ゲート拡散時の選択マスクとして作用する
絶縁層２８のＳｉＮ膜とＧａＡｓ基板２１と、ＧａＡｓ
基板２１上に形成されるエピタキシャル層（バッファ層
２２〜オーミックキャップ層２７）のそれぞれの材料の
熱膨張係数の違いから、ゲート拡散層２６に内部応力が
生じることが挙げられる。Ｐ−ＨＥＭＴの閾値電圧がウ
エハ中心部と周辺部で差を生じるのは、この内部応力分
布がウエハの面内でばらつき、拡散速度に差が生じたた
めと考えられる。このように、ウエハの面内で不純物の
拡散深さがばらつくとＰ−ＨＥＭＴの閾値電圧の分布が
ウエハ中心部と周辺部で異なることになり、その結果、
ウエハの周辺領域のＩＣの歩留まりが低くなるという問
題がある。本発明が解決しようとする課題は、埋め込み
Ｐ型ゲート構造をもったＰ−ＨＥＭＴの閾値電圧が、ウ
エハ面内のいずれの箇所においても均一となるような構
成の半導体装置およびその製造方法を提供することにあ
る。
原因として、ゲート拡散時の選択マスクとして作用する
絶縁層２８のＳｉＮ膜とＧａＡｓ基板２１と、ＧａＡｓ
基板２１上に形成されるエピタキシャル層（バッファ層
２２〜オーミックキャップ層２７）のそれぞれの材料の
熱膨張係数の違いから、ゲート拡散層２６に内部応力が
生じることが挙げられる。Ｐ−ＨＥＭＴの閾値電圧がウ
エハ中心部と周辺部で差を生じるのは、この内部応力分
布がウエハの面内でばらつき、拡散速度に差が生じたた
めと考えられる。このように、ウエハの面内で不純物の
拡散深さがばらつくとＰ−ＨＥＭＴの閾値電圧の分布が
ウエハ中心部と周辺部で異なることになり、その結果、
ウエハの周辺領域のＩＣの歩留まりが低くなるという問
題がある。本発明が解決しようとする課題は、埋め込み
Ｐ型ゲート構造をもったＰ−ＨＥＭＴの閾値電圧が、ウ
エハ面内のいずれの箇所においても均一となるような構
成の半導体装置およびその製造方法を提供することにあ
る。
【００１７】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板と、この半導体基板上に形成されたエピ
タキシャル膜と、このエピタキシャル膜上に堆積され
た、Ｐ型ゲート拡散時の選択マスクとなる絶縁膜とを含
む半導体装置において、前記絶縁膜は、素子領域外の一
部において除去された部分が、例えばスリット状のパタ
ーンを有している。
は、半導体基板と、この半導体基板上に形成されたエピ
タキシャル膜と、このエピタキシャル膜上に堆積され
た、Ｐ型ゲート拡散時の選択マスクとなる絶縁膜とを含
む半導体装置において、前記絶縁膜は、素子領域外の一
部において除去された部分が、例えばスリット状のパタ
ーンを有している。
【００１８】また、本発明に係る半導体装置の製造方法
は、半導体基板上に、バッファ層、チャネル層、スペー
サ層、電子供給層、Ｐ型ゲート拡散層およびオーミック
キャップ層を順にエピタキシャル成長で形成し、ソース
電極およびドレイン電極が形成される領域以外のオーミ
ックキャップ層をエッチングにより除去し、Ｐ型ゲート
拡散時の選択マスクとなる絶縁膜を堆積し、Ｐ型ゲート
形成領域およびトランジスタ、ダイオード、抵抗等の素
子形成領域外の一部の領域の前記絶縁膜を除去し、前記
Ｐ型ゲート形成領域に不純物を拡散させてＰ型ゲート領
域を形成し、前記Ｐ型ゲート領域にゲート電極を形成す
るものである。
は、半導体基板上に、バッファ層、チャネル層、スペー
サ層、電子供給層、Ｐ型ゲート拡散層およびオーミック
キャップ層を順にエピタキシャル成長で形成し、ソース
電極およびドレイン電極が形成される領域以外のオーミ
ックキャップ層をエッチングにより除去し、Ｐ型ゲート
拡散時の選択マスクとなる絶縁膜を堆積し、Ｐ型ゲート
形成領域およびトランジスタ、ダイオード、抵抗等の素
子形成領域外の一部の領域の前記絶縁膜を除去し、前記
Ｐ型ゲート形成領域に不純物を拡散させてＰ型ゲート領
域を形成し、前記Ｐ型ゲート領域にゲート電極を形成す
るものである。
【００１９】本発明においては、Ｐ型ゲート拡散前に絶
縁膜をスリット状に除去したことにより、ゲート拡散工
程時の温度による内部応力が、半導体基板の面内でスリ
ットによって分離された個々の絶縁膜に分散され、半導
体基板内の不均一性が解消される。これによって、埋め
込みＰ型ゲート構造をもったＰ−ＨＥＭＴを形成する際
の半導体基板内の拡散深さが均一となり、Ｐ−ＨＥＭＴ
の閾値電圧がいずれの箇所においても均一で歩留まりの
高い半導体装置を提供することができる。
縁膜をスリット状に除去したことにより、ゲート拡散工
程時の温度による内部応力が、半導体基板の面内でスリ
ットによって分離された個々の絶縁膜に分散され、半導
体基板内の不均一性が解消される。これによって、埋め
込みＰ型ゲート構造をもったＰ−ＨＥＭＴを形成する際
の半導体基板内の拡散深さが均一となり、Ｐ−ＨＥＭＴ
の閾値電圧がいずれの箇所においても均一で歩留まりの
高い半導体装置を提供することができる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を、図
１〜図５を用いて説明する。図１および図２は、本発明
の実施の形態における埋め込みＰ型ゲートＰ−ＨＥＭＴ
の製造工程のフローを示す。
１〜図５を用いて説明する。図１および図２は、本発明
の実施の形態における埋め込みＰ型ゲートＰ−ＨＥＭＴ
の製造工程のフローを示す。
【００２１】図１（ａ）に示すように、まず、半絶縁性
ＧａＡｓ基板１１の上に、例えばＭＯＣＶＤ法によりエ
ピタキシャル膜を成長させる。ここでエピタキシャル膜
はＧａＡｓ基板側から、バッファ層１２、チャネル層１
３、スペーサ層１４、電子供給層１５、ゲート拡散層１
６、オーミックキャップ層１７とする。バッファ層１２
は通常、基板１１と同材料であるアンドープのＧａＡｓ
で形成され、膜厚は例えば１〜５μｍ程度である。チャ
ネル層１３は、アンドープのＧａＡｓあるいはＩｎxＧ
ａ1-xＡｓ（ｘ＝０〜０．３程度）で形成され、膜厚は
例えば１０〜２０ｎｍ程度である。
ＧａＡｓ基板１１の上に、例えばＭＯＣＶＤ法によりエ
ピタキシャル膜を成長させる。ここでエピタキシャル膜
はＧａＡｓ基板側から、バッファ層１２、チャネル層１
３、スペーサ層１４、電子供給層１５、ゲート拡散層１
６、オーミックキャップ層１７とする。バッファ層１２
は通常、基板１１と同材料であるアンドープのＧａＡｓ
で形成され、膜厚は例えば１〜５μｍ程度である。チャ
ネル層１３は、アンドープのＧａＡｓあるいはＩｎxＧ
ａ1-xＡｓ（ｘ＝０〜０．３程度）で形成され、膜厚は
例えば１０〜２０ｎｍ程度である。
【００２２】スペーサ層１４は、チャネル層に比べてバ
ンドギャップの大きな材料、例えばアンドープのＡｌx
Ｇａ1-xＡｓ（ｘ＝０．２〜０．５）で形成され、膜厚
は１〜５ｎｍ程度である。電子供給層１５は、スペーサ
層１４と同材料で形成され、例えば前記ＡｌxＧａ1-xＡ
ｓ（ｘ＝０．２〜０．５）が用いられる。膜厚は、例え
ば１〜１０ｎｍ程度である。また電子供給層１５には、
ｎ型不純物、例えばＳｉがドーピングされ、その濃度は
１Ｅ１８ｃｍ−３〜１Ｅ１９ｃｍ−３程度である。
ンドギャップの大きな材料、例えばアンドープのＡｌx
Ｇａ1-xＡｓ（ｘ＝０．２〜０．５）で形成され、膜厚
は１〜５ｎｍ程度である。電子供給層１５は、スペーサ
層１４と同材料で形成され、例えば前記ＡｌxＧａ1-xＡ
ｓ（ｘ＝０．２〜０．５）が用いられる。膜厚は、例え
ば１〜１０ｎｍ程度である。また電子供給層１５には、
ｎ型不純物、例えばＳｉがドーピングされ、その濃度は
１Ｅ１８ｃｍ−３〜１Ｅ１９ｃｍ−３程度である。
【００２３】ゲート拡散層１６は、電子供給層１５およ
びスペーサ層１４と同じ材料で形成され、例えばアンド
ープのＡｌxＧａ1-xＡｓ（ｘ＝０．２〜０．５）が用い
られる。膜厚は、例えば５０〜１５０ｎｍ程度である。
オーミックキャップ層１７は、チャネル層１３と同材料
かそれよりもバンドギャップの小さい材料、例えばＧａ
ＡｓやＩｎxＧａ1-xＡｓ（ｘ＝０〜０．３）等で形成さ
れる。膜厚は、例えば１０〜５０ｎｍ程度である。
びスペーサ層１４と同じ材料で形成され、例えばアンド
ープのＡｌxＧａ1-xＡｓ（ｘ＝０．２〜０．５）が用い
られる。膜厚は、例えば５０〜１５０ｎｍ程度である。
オーミックキャップ層１７は、チャネル層１３と同材料
かそれよりもバンドギャップの小さい材料、例えばＧａ
ＡｓやＩｎxＧａ1-xＡｓ（ｘ＝０〜０．３）等で形成さ
れる。膜厚は、例えば１０〜５０ｎｍ程度である。
【００２４】次に、図１（ｂ）に示すように、ソース、
ドレイン電極が形成される領域以外のオーミックキャッ
プ層１７を、薬液によるエッチングによって除去する。
次に、図１（ｃ）に示すように、ゲート拡散時の選択マ
スクとなる絶縁膜１８、例えばＳｉＮ膜をＣＶＤにより
堆積させる。
ドレイン電極が形成される領域以外のオーミックキャッ
プ層１７を、薬液によるエッチングによって除去する。
次に、図１（ｃ）に示すように、ゲート拡散時の選択マ
スクとなる絶縁膜１８、例えばＳｉＮ膜をＣＶＤにより
堆積させる。
【００２５】その後、図１（ｄ）に示すように、ゲート
形成領域９０および開口領域１００以外の領域にレジス
トが塗布され、ゲート形成領域９０および開口領域１０
０の絶縁膜２８をエッチングにより除去する。図３
（ａ）はその例を示す平面図であり、ウエハＷ上に、開
口領域１００としてスリットが形成されている。
形成領域９０および開口領域１００以外の領域にレジス
トが塗布され、ゲート形成領域９０および開口領域１０
０の絶縁膜２８をエッチングにより除去する。図３
（ａ）はその例を示す平面図であり、ウエハＷ上に、開
口領域１００としてスリットが形成されている。
【００２６】次に絶縁膜１８に形成された開口部を通し
てゲート拡散層１６にＰ型不純物、例えばＺｎを拡散さ
せる。このときのＺｎ拡散の方法は、従来と同じであ
る。これにより、図２（ｅ）に示すように、ゲート拡散
層１６にＰ型ゲート領域１９が形成される。
てゲート拡散層１６にＰ型不純物、例えばＺｎを拡散さ
せる。このときのＺｎ拡散の方法は、従来と同じであ
る。これにより、図２（ｅ）に示すように、ゲート拡散
層１６にＰ型ゲート領域１９が形成される。
【００２７】次に、図２（ｆ）に示すように、ＴｉとＰ
ｔとＡｕの多層膜を順次堆積させ、パターニングするこ
とでゲート電極１１０を形成する。その後、図２（ｇ）
に示すとおり、ソース、ドレイン領域にゲート電極生成
と同様にしてオーミック電極１１１を形成することでＦ
ＥＴが形成される。この後は、従来のプロセスと同様
に、絶縁膜をＣＶＤ法等により堆積し、その後ＦＥＴや
抵抗素子間を配線で結線し、スクライブラインに沿って
ダイシングすることで所望のＩＣを得る。
ｔとＡｕの多層膜を順次堆積させ、パターニングするこ
とでゲート電極１１０を形成する。その後、図２（ｇ）
に示すとおり、ソース、ドレイン領域にゲート電極生成
と同様にしてオーミック電極１１１を形成することでＦ
ＥＴが形成される。この後は、従来のプロセスと同様
に、絶縁膜をＣＶＤ法等により堆積し、その後ＦＥＴや
抵抗素子間を配線で結線し、スクライブラインに沿って
ダイシングすることで所望のＩＣを得る。
【００２８】上記実施の形態では、開口領域１００のパ
ターンをスリット状で例示したが、十字状（図３
（ｂ））、四角状（図３（ｃ））、額縁状（図３
（ｄ））でもよく、本発明の主旨を逸脱しない限り、他
のパターンを用いることも可能である。
ターンをスリット状で例示したが、十字状（図３
（ｂ））、四角状（図３（ｃ））、額縁状（図３
（ｄ））でもよく、本発明の主旨を逸脱しない限り、他
のパターンを用いることも可能である。
【００２９】本発明におけるＰ型ゲート領域形成方法に
よって作成したＰ−ＨＥＭＴの閾値電圧のウエハ面内に
おける均一性を図４に示す。位置は、ウエハＷのオリエ
ンテーションフラットＯＦに平行な直径に沿った左端か
らの距離をとった。また、ウエハの中心と周辺部におけ
るＰ型ゲート領域形成時の拡散時間とＰ−ＨＥＭＴの閾
値電圧の関係を実験的に求めたものを図５に示す。
よって作成したＰ−ＨＥＭＴの閾値電圧のウエハ面内に
おける均一性を図４に示す。位置は、ウエハＷのオリエ
ンテーションフラットＯＦに平行な直径に沿った左端か
らの距離をとった。また、ウエハの中心と周辺部におけ
るＰ型ゲート領域形成時の拡散時間とＰ−ＨＥＭＴの閾
値電圧の関係を実験的に求めたものを図５に示す。
【００３０】これらの結果より、本発明によりＺｎの拡
散速度の面内ばらつきが抑えられ、Ｐ−ＨＥＭＴの閾値
電圧について均一性が改善しているのがわかる。これ
は、ＳｉＮ選択拡散マスクの絶縁膜に開口パターンを形
成することでウエハ内部に生じる応力の分布が緩和さ
れ、Ｚｎ拡散時にゲート拡散層内に生じる格子ひずみ差
が小さくなったためと考えられる。以上、本発明は、シ
ングルへテロ構造のＰ型ゲートＰ−ＨＥＭＴを例にして
構造及び製造方法を説明したが、ダブルへテロ構造にも
同様に適応可能である。
散速度の面内ばらつきが抑えられ、Ｐ−ＨＥＭＴの閾値
電圧について均一性が改善しているのがわかる。これ
は、ＳｉＮ選択拡散マスクの絶縁膜に開口パターンを形
成することでウエハ内部に生じる応力の分布が緩和さ
れ、Ｚｎ拡散時にゲート拡散層内に生じる格子ひずみ差
が小さくなったためと考えられる。以上、本発明は、シ
ングルへテロ構造のＰ型ゲートＰ−ＨＥＭＴを例にして
構造及び製造方法を説明したが、ダブルへテロ構造にも
同様に適応可能である。
【００３１】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、Ｐ型ゲート拡散時の選択マスクとして堆積させた絶
縁膜を、Ｐ型ゲート形成領域と素子領域外の一部も除去
するようにしたことにより、ゲート拡散工程時の温度に
よって生じる内部応力が、絶縁膜の開口領域によって分
離された領域に分散され、半導体基板の周辺領域に集中
することがなくなる。したがって、Ｐ−ＨＥＭＴの閾値
電圧がいずれの箇所においても均一で歩留まりの高い半
導体装置を製造することができる。また、Ｐ型ゲート拡
散時の選択マスクとして堆積させた絶縁膜を、Ｐ型ゲー
ト形成領域と素子領域外の一部を除去するようにしたこ
とによって、埋め込みＰ型ゲート構造をもったＰ−ＨＥ
ＭＴを形成する際の半導体基板内の拡散深さが均一とな
り、Ｐ−ＨＥＭＴの閾値電圧がいずれの箇所においても
均一で歩留まりの高い半導体装置を提供することができ
る。また、Ｐ型ゲート形成領域の除去と開口領域の絶縁
膜の除去は、エッチングにより同時に行うことも可能で
あり、この製造方法を採用することにより工程が従来よ
り増えることはない。
ば、Ｐ型ゲート拡散時の選択マスクとして堆積させた絶
縁膜を、Ｐ型ゲート形成領域と素子領域外の一部も除去
するようにしたことにより、ゲート拡散工程時の温度に
よって生じる内部応力が、絶縁膜の開口領域によって分
離された領域に分散され、半導体基板の周辺領域に集中
することがなくなる。したがって、Ｐ−ＨＥＭＴの閾値
電圧がいずれの箇所においても均一で歩留まりの高い半
導体装置を製造することができる。また、Ｐ型ゲート拡
散時の選択マスクとして堆積させた絶縁膜を、Ｐ型ゲー
ト形成領域と素子領域外の一部を除去するようにしたこ
とによって、埋め込みＰ型ゲート構造をもったＰ−ＨＥ
ＭＴを形成する際の半導体基板内の拡散深さが均一とな
り、Ｐ−ＨＥＭＴの閾値電圧がいずれの箇所においても
均一で歩留まりの高い半導体装置を提供することができ
る。また、Ｐ型ゲート形成領域の除去と開口領域の絶縁
膜の除去は、エッチングにより同時に行うことも可能で
あり、この製造方法を採用することにより工程が従来よ
り増えることはない。
【図１】 本発明の実施の形態における埋め込みＰ型ゲ
ートＰ−ＨＥＭＴの製造工程のフローを示す工程図であ
る。
ートＰ−ＨＥＭＴの製造工程のフローを示す工程図であ
る。
【図２】 本発明の実施の形態における埋め込みＰ型ゲ
ートＰ−ＨＥＭＴの製造工程のフローを示す工程図であ
る。
ートＰ−ＨＥＭＴの製造工程のフローを示す工程図であ
る。
【図３】 ウエハ上の絶縁膜を分割するパターンの例を
示す平面図である。
示す平面図である。
【図４】 本発明におけるＰ型ゲート領域形成方法によ
って作成したＰ−ＨＥＭＴの閾値電圧のウエハ面内にお
ける均一性の測定結果を示すグラフである。
って作成したＰ−ＨＥＭＴの閾値電圧のウエハ面内にお
ける均一性の測定結果を示すグラフである。
【図５】 ウエハの中心と周辺部におけるＰ型ゲート領
域形成時の拡散時間とＰ−ＨＥＭＴの閾値電圧の関係を
実験的に求めたグラフである。
域形成時の拡散時間とＰ−ＨＥＭＴの閾値電圧の関係を
実験的に求めたグラフである。
【図６】 従来の埋め込みＰ型ゲートＰ−ＨＥＭＴの製
造工程のフローを示す工程図である。
造工程のフローを示す工程図である。
【図７】 従来の埋め込みＰ型ゲートＰ−ＨＥＭＴの製
造工程のフローを示す工程図である。
造工程のフローを示す工程図である。
【図８】 従来の方法で作成されたＰ−ＨＥＭＴについ
ての閾値電圧のウエハ面内における均一性を示すグラフ
である。
ての閾値電圧のウエハ面内における均一性を示すグラフ
である。
【図９】 ウエハ周辺部と中心部におけるＰ−ＨＥＭＴ
のＰ型ゲート領域のＺｎプロファイルをＳＩＭＳで解析
した結果を示すグラフである。
のＰ型ゲート領域のＺｎプロファイルをＳＩＭＳで解析
した結果を示すグラフである。
【図１０】 ウエハ中心部と周辺部のＰ型ゲート領域に
おいて、拡散時間に対するＰ−ＨＥＭＴの閾値電圧の関
係を実験的に調べたグラフである。
おいて、拡散時間に対するＰ−ＨＥＭＴの閾値電圧の関
係を実験的に調べたグラフである。
１１ 基板
１２ バッファ層
１３ チャネル層
１４ スペーサ層
１５ 電子供給層
１６ ゲート拡散層
１７ オーミックキャップ層
１８ 絶縁膜
１９ Ｐ型ゲート領域
９０ Ｐ型ゲート形成領域
１００ 開口領域
１１０ ゲート電極
１１１ オーミック電極
Claims (10)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成されたエピタキシャル膜と、 前記エピタキシャル膜上に堆積された、ゲート拡散時の
選択マスクとなる絶縁膜とを含む半導体装置において、 前記絶縁膜は、素子領域外の一部に開口パターンを有し
ていることを特徴とする半導体装置。 - 【請求項２】 前記パターンはスリット状である請求項
１記載の半導体装置。 - 【請求項３】 半導体基板上にエピタキシャル膜を形成
する工程と、 ゲート拡散時の選択膜となる絶縁膜を堆積する工程と、 前記ゲート形成領域および素子領域以外の一部の前記絶
縁膜を同時に除去する工程と、 前記ゲート形成領域に不純物を拡散させる工程からな
る、半導体装置の製造方法。 - 【請求項４】 前記素子領域以外の一部の前記絶縁膜を
除去する工程において、 除去された絶縁膜がスクライブラインである請求項３記
載の半導体装置の製造方法。 - 【請求項５】 前記素子領域以外の一部の前記絶縁膜を
除去する工程において、 除去された絶縁膜のパターンがスリット状である請求項
３記載の半導体装置の製造方法。 - 【請求項６】 半導体基板と、 前記半導体基板上に形成されたエピタキシャル膜と、 前記エピタキシャル膜上に堆積された、ゲート拡散時の
選択マスクとなる絶縁膜とを含むトランジスタにおい
て、 前記絶縁膜は、素子領域以外の一部に開口パターンを有
していることを特徴とする高電子移動度トランジスタ。 - 【請求項７】 前記パターンはスリット状である請求項
６記載の高電子移動度トランジスタ。 - 【請求項８】 半導体基板上に、バッファ層、チャネル
層、スペーサ層、電子供給層、Ｐ型ゲート拡散層および
オーミックキャップ層を順にエピタキシャル成長で形成
する工程と、 ソース電極およびドレイン電極が形成される領域以外の
オーミックキャップ層を除去する工程と、 ゲート拡散時の選択マスクとなる絶縁膜を堆積する工程
と、 前記ゲート形成領域および素子領域以外の一部の前記絶
縁膜を同時に除去する工程と、 前記ゲート形成領域に不純物を拡散させる工程からな
る、高電子移動度トランジスタの製造方法。 - 【請求項９】 前記素子領域以外の一部の前記絶縁膜を
除去する工程において、 除去された絶縁膜のパターンがスクライブラインである
請求項８記載の高電子移動度トランジスタの製造方法。 - 【請求項１０】 前記素子領域以外の一部の前記絶縁膜
を除去する工程において、 除去された絶縁膜のパターンがスリット状である請求項
８記載の高電子移動度トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002021397A JP2003224139A (ja) | 2002-01-30 | 2002-01-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002021397A JP2003224139A (ja) | 2002-01-30 | 2002-01-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003224139A true JP2003224139A (ja) | 2003-08-08 |
Family
ID=27744650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002021397A Pending JP2003224139A (ja) | 2002-01-30 | 2002-01-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003224139A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105551969A (zh) * | 2016-02-05 | 2016-05-04 | 杭州士兰集成电路有限公司 | 一种恒流二极管结构及其形成方法 |
| CN105609569A (zh) * | 2016-02-05 | 2016-05-25 | 杭州士兰集成电路有限公司 | 恒流二极管结构及其形成方法 |
-
2002
- 2002-01-30 JP JP2002021397A patent/JP2003224139A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105551969A (zh) * | 2016-02-05 | 2016-05-04 | 杭州士兰集成电路有限公司 | 一种恒流二极管结构及其形成方法 |
| CN105609569A (zh) * | 2016-02-05 | 2016-05-25 | 杭州士兰集成电路有限公司 | 恒流二极管结构及其形成方法 |
| CN105551969B (zh) * | 2016-02-05 | 2018-12-11 | 成都士兰半导体制造有限公司 | 一种恒流二极管结构及其形成方法 |
| CN105609569B (zh) * | 2016-02-05 | 2018-12-11 | 成都士兰半导体制造有限公司 | 恒流二极管结构及其形成方法 |
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