JPH0758867B2 - バイアス回路 - Google Patents
バイアス回路Info
- Publication number
- JPH0758867B2 JPH0758867B2 JP60178943A JP17894385A JPH0758867B2 JP H0758867 B2 JPH0758867 B2 JP H0758867B2 JP 60178943 A JP60178943 A JP 60178943A JP 17894385 A JP17894385 A JP 17894385A JP H0758867 B2 JPH0758867 B2 JP H0758867B2
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- JP
- Japan
- Prior art keywords
- effect transistor
- field effect
- bias circuit
- voltage
- resistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
- H03F3/16—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/306—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in junction-FET amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトランジスタゲートバイアス回路に関する。特
に電界効果トランジスタのVT（しきい値）のずれを補償
したゲートバイアス回路に関する。
に電界効果トランジスタのVT（しきい値）のずれを補償
したゲートバイアス回路に関する。
本発明は、電界効果トランジスタのバイアス回路におい
て、 ゲート電圧を分割供給するバイアス回路用の抵抗に、別
の分割点を設けるとともに、もう一つ別の電界効果トラ
ンジスタを増設することにより、 しきい値電流が広く変わっても、動作電流変化も少なく
安定に使用できるようにしたものである。
て、 ゲート電圧を分割供給するバイアス回路用の抵抗に、別
の分割点を設けるとともに、もう一つ別の電界効果トラ
ンジスタを増設することにより、 しきい値電流が広く変わっても、動作電流変化も少なく
安定に使用できるようにしたものである。
従来、電界効果トランジスタのバイアス回路は添付第７
図に示すように電源を抵抗によって分圧することによ
り、ゲートバイアスを与える構成となっていた。また、
その他のバイアス回路は例えば文献に示すように電界効
果トランジスタの動作点がずれることにより、多少の負
帰還がかかる構成としていた。
図に示すように電源を抵抗によって分圧することによ
り、ゲートバイアスを与える構成となっていた。また、
その他のバイアス回路は例えば文献に示すように電界効
果トランジスタの動作点がずれることにより、多少の負
帰還がかかる構成としていた。
上述した第７図のバイアス回路は、抵抗分圧により電界
効果トランジスタのゲート電圧が設定されるので、この
電界効果トランジスタのしきい値VTのバラツキに関して
は、補償がなされていない。つまり、上記電界効果トラ
ンジスタのゲートとソース間には分割点両側の抵抗比に
よって常に一定の電圧がかかるため、電界効果トランジ
スタのしきい値VTが初期の設定値からずれると、電流値
がずれ、電界効果トランジスタの動作点が変わってしま
うという欠点がある。
効果トランジスタのゲート電圧が設定されるので、この
電界効果トランジスタのしきい値VTのバラツキに関して
は、補償がなされていない。つまり、上記電界効果トラ
ンジスタのゲートとソース間には分割点両側の抵抗比に
よって常に一定の電圧がかかるため、電界効果トランジ
スタのしきい値VTが初期の設定値からずれると、電流値
がずれ、電界効果トランジスタの動作点が変わってしま
うという欠点がある。
また、補償がなされているとする文献の回路でも、電界
効果トランジスタの動作点がずれることによりはじめて
多少の負帰還がかかる程度であった。
効果トランジスタの動作点がずれることによりはじめて
多少の負帰還がかかる程度であった。
本発明は上記問題点を解決するものであり、広いしきい
値VTの範囲にわたり電界効果トランジスタの動作電流を
小さい誤差内にとどめるようにして、IC内のバイアス回
路としても適当である新バイアス回路を提供することを
目的とする。
値VTの範囲にわたり電界効果トランジスタの動作電流を
小さい誤差内にとどめるようにして、IC内のバイアス回
路としても適当である新バイアス回路を提供することを
目的とする。
広帯域GaAsモノリシックIC増幅器、小野田他昭和59年度
電子通信学会総合全国大会、講演番号910号（昭和59年
４月） 〔問題点を解決するための手段〕 本発明のバイアス回路は、第１の電源端子と第２の電源
端子に両端が接続された抵抗とこの抵抗を任意の割合で
２つに分割する第１の分割点よりなる分圧回路と、前記
抵抗を任意の割合で２つに分割する第２の分割点と、第
３の電源端子と第４の電源端子にそれぞれドレイン、ゲ
ート、ソースが接続された電界効果トランジスタを有し
ていることを特徴とする。
電子通信学会総合全国大会、講演番号910号（昭和59年
４月） 〔問題点を解決するための手段〕 本発明のバイアス回路は、第１の電源端子と第２の電源
端子に両端が接続された抵抗とこの抵抗を任意の割合で
２つに分割する第１の分割点よりなる分圧回路と、前記
抵抗を任意の割合で２つに分割する第２の分割点と、第
３の電源端子と第４の電源端子にそれぞれドレイン、ゲ
ート、ソースが接続された電界効果トランジスタを有し
ていることを特徴とする。
別の電源から前記電界効果トランジスタとほぼ等しいし
きい値を持つ電界効果トランジスタを含む回路で、前記
抵抗に別に設けた分割点から電圧を供給することによ
り、電界効果トランジスタのドレインソース電流を、し
きい値電圧の変動にかかわらずわずかな変動ですむよう
にできる。
きい値を持つ電界効果トランジスタを含む回路で、前記
抵抗に別に設けた分割点から電圧を供給することによ
り、電界効果トランジスタのドレインソース電流を、し
きい値電圧の変動にかかわらずわずかな変動ですむよう
にできる。
次に、本発明実施例装置について添付図面を参照して説
明する。
明する。
第１図は本発明の実施例（その１）の回路図である。電
界効果トランジスタ12のドレイン、ソース、がそれぞれ
電源端子９、10に接続され、ゲートが抵抗11の一端と接
続されている。この電界効果トランジスタ12がバイアス
される電界効果トランジスタであり、図面符号１〜８に
より構成される部分が本発明によるバイアス回路となっ
ている。電源端子４、５につながれている抵抗１を分割
点２によって分圧し、電界効果トランジスタ12に抵抗11
を介してゲートバイアスを供給する方式は前述第７図の
従来のバイアス回路と同じである。本発明の特徴は、抵
抗１を分割するもう１つの分割点３に電界効果トランジ
スタのドレイン電極が接続され、そのゲート電極、ソー
ス電極がそれぞれ電源６、７に接続された電界効果トラ
ンジスタ８にある。ここで電界効果トランジスタ８はゲ
ートバイアスをかけられる電界効果トランジスタ12とサ
イズは異なるが同じプロセスで作られたもので、同じし
きい値VTをもつものであることが重要である。また、分
割点２と３とはその相対的な位置関係によって分ける
と、第１図（抵抗分割点２の方が抵抗分割点３より高電
位）、第２図（抵抗分割点２と３とが同電位）、第３図
（抵抗分割点３の方が抵抗分割点２より高電位）の３つ
に分けることができる。抵抗分割点２は電源端子４、
５、10のそれぞれの電位と電界効果トランジスタ12のゲ
ートソース間電圧の設定値により定められるものであ
り、抵抗分割点３は、電源端子７の電位よりも高く、か
つ電界効果トランジスタ８のドレイン・ソース電圧が確
保できるように適当に選ぶことができる。したがって上
述のように第１〜３図のようなバイナリ信号が考えられ
るがいずれも動作原理は同じであるので、以下第１図の
みの説明にとどめる。電源端子６、７間の電圧のしきい
値VT1となるように設定する。電界効果トランジスタ８
と12のしきい値電圧の設計値をVT0とし、 VT1＜VT0＜０ とする。実際にできた電界効果トランジスタのしきい値
電圧VTがVT＞VT1のときは電界効果トランジスタ８はオ
フであるので端子２の電圧は抵抗分圧の値である。一方
VT≦VT1となると電界効果トランジスタ８がオンし、電
流が流れ、電圧降下により端子３の電圧が下がる。した
がって電界効果トランジスタ12のゲートに加わる端子
（分割点）２の電圧も下がる。一方VT≦VT1＜VT0のとき
は、電界効果トランジスタ電流IDSが設定値VT0のときに
比べて大きくなる。一方端子（分圧点）２の電圧は低く
なるので電流は小さくなる方向に働き、第７図の抵抗分
圧従来方式に比べ、電流のずれを小さくすることができ
る。電界効果トランジスタ８のサイズを適当に選べば、
第５図のようにVTのずれを補償したバイアス回路を作る
ことができる。第５図は、横軸に電界効果トランジスタ
のしきい値VTをとり、縦軸に電界効果トランジスタ12の
電流をとったものである。たとえば電流値の許容度を±
20％とした場合、従来技術ではVL≦VT≦VHの範囲であっ
たものが、本発明によればVL′≦VT≦VHにまで広げるこ
とができる。また、VT1＞VT0とし、抵抗分割点２を従来
例第７図のそれより高電位側に選べばそうしない第５図
の従来技術を示す直線ａに併示された本発明曲線ｂの極
大値をVT≒VT0の近くに移動させることができ、VT＜
VT0、VT＞VT0の場合とも補償したバイアス回路を第６図
のようにつくることが可能である。すなわち第６図中の
横軸に平行な制限A1、A2で示すようにVTのずれ許容範
囲をA1からA2に広げることができる。さらに、より具体
的な例として、第４図の回路をあげることができる。第
４図の回路はVT≒−1V程度のものに対する補償回路であ
る。電源は正の電源端子４、負の電源端子５とグランド
端子Ｅの３つによる。ダイオード13により、電界効果ト
ランジスタのしきい値VTが−0.7V程度以下となった場合
に電界効果トランジスタ８がオンする。その動作原理は
第１図と同様である。
界効果トランジスタ12のドレイン、ソース、がそれぞれ
電源端子９、10に接続され、ゲートが抵抗11の一端と接
続されている。この電界効果トランジスタ12がバイアス
される電界効果トランジスタであり、図面符号１〜８に
より構成される部分が本発明によるバイアス回路となっ
ている。電源端子４、５につながれている抵抗１を分割
点２によって分圧し、電界効果トランジスタ12に抵抗11
を介してゲートバイアスを供給する方式は前述第７図の
従来のバイアス回路と同じである。本発明の特徴は、抵
抗１を分割するもう１つの分割点３に電界効果トランジ
スタのドレイン電極が接続され、そのゲート電極、ソー
ス電極がそれぞれ電源６、７に接続された電界効果トラ
ンジスタ８にある。ここで電界効果トランジスタ８はゲ
ートバイアスをかけられる電界効果トランジスタ12とサ
イズは異なるが同じプロセスで作られたもので、同じし
きい値VTをもつものであることが重要である。また、分
割点２と３とはその相対的な位置関係によって分ける
と、第１図（抵抗分割点２の方が抵抗分割点３より高電
位）、第２図（抵抗分割点２と３とが同電位）、第３図
（抵抗分割点３の方が抵抗分割点２より高電位）の３つ
に分けることができる。抵抗分割点２は電源端子４、
５、10のそれぞれの電位と電界効果トランジスタ12のゲ
ートソース間電圧の設定値により定められるものであ
り、抵抗分割点３は、電源端子７の電位よりも高く、か
つ電界効果トランジスタ８のドレイン・ソース電圧が確
保できるように適当に選ぶことができる。したがって上
述のように第１〜３図のようなバイナリ信号が考えられ
るがいずれも動作原理は同じであるので、以下第１図の
みの説明にとどめる。電源端子６、７間の電圧のしきい
値VT1となるように設定する。電界効果トランジスタ８
と12のしきい値電圧の設計値をVT0とし、 VT1＜VT0＜０ とする。実際にできた電界効果トランジスタのしきい値
電圧VTがVT＞VT1のときは電界効果トランジスタ８はオ
フであるので端子２の電圧は抵抗分圧の値である。一方
VT≦VT1となると電界効果トランジスタ８がオンし、電
流が流れ、電圧降下により端子３の電圧が下がる。した
がって電界効果トランジスタ12のゲートに加わる端子
（分割点）２の電圧も下がる。一方VT≦VT1＜VT0のとき
は、電界効果トランジスタ電流IDSが設定値VT0のときに
比べて大きくなる。一方端子（分圧点）２の電圧は低く
なるので電流は小さくなる方向に働き、第７図の抵抗分
圧従来方式に比べ、電流のずれを小さくすることができ
る。電界効果トランジスタ８のサイズを適当に選べば、
第５図のようにVTのずれを補償したバイアス回路を作る
ことができる。第５図は、横軸に電界効果トランジスタ
のしきい値VTをとり、縦軸に電界効果トランジスタ12の
電流をとったものである。たとえば電流値の許容度を±
20％とした場合、従来技術ではVL≦VT≦VHの範囲であっ
たものが、本発明によればVL′≦VT≦VHにまで広げるこ
とができる。また、VT1＞VT0とし、抵抗分割点２を従来
例第７図のそれより高電位側に選べばそうしない第５図
の従来技術を示す直線ａに併示された本発明曲線ｂの極
大値をVT≒VT0の近くに移動させることができ、VT＜
VT0、VT＞VT0の場合とも補償したバイアス回路を第６図
のようにつくることが可能である。すなわち第６図中の
横軸に平行な制限A1、A2で示すようにVTのずれ許容範
囲をA1からA2に広げることができる。さらに、より具体
的な例として、第４図の回路をあげることができる。第
４図の回路はVT≒−1V程度のものに対する補償回路であ
る。電源は正の電源端子４、負の電源端子５とグランド
端子Ｅの３つによる。ダイオード13により、電界効果ト
ランジスタのしきい値VTが−0.7V程度以下となった場合
に電界効果トランジスタ８がオンする。その動作原理は
第１図と同様である。
以上説明したように本発明のバイアス回路は、通常の抵
抗分割によるバイアス回路にしきい値VTを補償するため
の別の電界効果トランジスタを加えることにより、広い
しきい値VTの範囲にわたる電界効果トランジスタの動作
電流を小さな誤差内にとどめることができるという効果
がある。また、電界効果トランジスタと抵抗をつくるプ
ロセスで同時にバイアス回路も作ることができるので、
電界効果トランジスタ単体のバイアス回路はもとより、
特にIC内のバイアス回路に最適である。
抗分割によるバイアス回路にしきい値VTを補償するため
の別の電界効果トランジスタを加えることにより、広い
しきい値VTの範囲にわたる電界効果トランジスタの動作
電流を小さな誤差内にとどめることができるという効果
がある。また、電界効果トランジスタと抵抗をつくるプ
ロセスで同時にバイアス回路も作ることができるので、
電界効果トランジスタ単体のバイアス回路はもとより、
特にIC内のバイアス回路に最適である。
第１図は本発明実施例装置（その１）構成回路図。 第２図は本発明実施例装置（その２）構成回路図。 第３図は本発明実施例装置（その３）構成回路図。 第４図は本発明実施例装置（その４）構成回路図。 第５図は本発明実施例装置のバイアス回路特性図。 第６図は本発明実施例装置の他のバイアス回路特性図。 第７図は従来例装置構成回路図。 １、11……抵抗、２、３……抵抗分割点、４、５、６、
７、９、10……電源端子、８、12……電界効果トランジ
スタ、13……ダイオード。
７、９、10……電源端子、８、12……電界効果トランジ
スタ、13……ダイオード。
Claims (1)
- 【請求項１】二つの電源端子（４、５）の間に接続され
た抵抗（１）と、 この抵抗の第一の分割点（２）の電圧を電界効果トラン
ジスタ（12）のゲートバイアスとして供給する バイアス回路において、 上記抵抗に第二の分割点（３）を設け、 この第二の分割点にドレインまたはソース電極が接続さ
れ、ゲート電圧が一定の電位点に接続され前記電界効果
トランジスタ（12）とほぼ同一のしきい値を有する別の
電界効果トランジスタ（８）を備えた ことを特徴とするバイアス回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178943A JPH0758867B2 (ja) | 1985-08-13 | 1985-08-13 | バイアス回路 |
| US06/895,147 US4749877A (en) | 1985-08-13 | 1986-08-11 | Bias circuit for an FET |
| CA000515761A CA1283177C (en) | 1985-08-13 | 1986-08-12 | Bias circuit for fet |
| AU61117/86A AU584845B2 (en) | 1985-08-13 | 1986-08-13 | Bias circuit for an fet |
| DE8686306254T DE3677689D1 (de) | 1985-08-13 | 1986-08-13 | Schaltungsanordnung fuer die vorspannungsversorgung von feldeffekttransistoren. |
| EP86306254A EP0218333B1 (en) | 1985-08-13 | 1986-08-13 | Bias circuit for fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178943A JPH0758867B2 (ja) | 1985-08-13 | 1985-08-13 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238607A JPS6238607A (ja) | 1987-02-19 |
| JPH0758867B2 true JPH0758867B2 (ja) | 1995-06-21 |
Family
ID=16057354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178943A Expired - Lifetime JPH0758867B2 (ja) | 1985-08-13 | 1985-08-13 | バイアス回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4749877A (ja) |
| EP (1) | EP0218333B1 (ja) |
| JP (1) | JPH0758867B2 (ja) |
| AU (1) | AU584845B2 (ja) |
| CA (1) | CA1283177C (ja) |
| DE (1) | DE3677689D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808495A (en) * | 1991-11-26 | 1998-09-15 | Furuno Electric Company, Limited | Magnetron driving circuit |
| DE69427378T2 (de) * | 1993-01-08 | 2002-04-25 | Sony Corp | Monolithische integrierte Mikrowellenschaltung |
| JPH06334445A (ja) * | 1993-05-19 | 1994-12-02 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2718378B2 (ja) * | 1994-09-30 | 1998-02-25 | 日本電気株式会社 | 半導体増幅回路 |
| JP3839148B2 (ja) * | 1997-11-18 | 2006-11-01 | 沖電気工業株式会社 | 電界効果トランジスタのゲートバイアス電圧印加回路と電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置 |
| US6181118B1 (en) * | 1999-06-24 | 2001-01-30 | Analog Devices, Inc. | Control circuit for controlling a semi-conductor switch for selectively outputting an output voltage at two voltage levels |
| US6600301B1 (en) * | 2002-04-30 | 2003-07-29 | Raytheon Company | Current shutdown circuit for active bias circuit having process variation compensation |
| JP2005039084A (ja) * | 2003-07-16 | 2005-02-10 | Sony Corp | バイアス回路および半導体装置の製造方法 |
| JP5646360B2 (ja) * | 2011-02-04 | 2014-12-24 | 株式会社東芝 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3875430A (en) * | 1973-07-16 | 1975-04-01 | Intersil Inc | Current source biasing circuit |
| GB1494491A (en) * | 1974-01-16 | 1977-12-07 | Hitachi Ltd | Compensation means in combination with a pulse generator circuit utilising field effect transistors |
| GB1508228A (en) * | 1974-11-12 | 1978-04-19 | Sony Corp | Transistor circuits |
| JPS5267550A (en) * | 1975-12-03 | 1977-06-04 | Hitachi Ltd | Compensation circuit |
| DE2613937A1 (de) * | 1976-04-01 | 1977-10-13 | Licentia Gmbh | Schaltungsanordnung |
| JPS53102344U (ja) * | 1977-01-21 | 1978-08-18 | ||
| DE3017654A1 (de) * | 1980-05-08 | 1981-11-12 | Siemens AG, 1000 Berlin und 8000 München | Integrierte schaltungsanordnung |
| JPS6019372U (ja) * | 1983-07-19 | 1985-02-09 | 山口 正信 | 軟体動物，フジツボ，カキ類固着防止カバ− |
-
1985
- 1985-08-13 JP JP60178943A patent/JPH0758867B2/ja not_active Expired - Lifetime
-
1986
- 1986-08-11 US US06/895,147 patent/US4749877A/en not_active Expired - Fee Related
- 1986-08-12 CA CA000515761A patent/CA1283177C/en not_active Expired - Fee Related
- 1986-08-13 AU AU61117/86A patent/AU584845B2/en not_active Ceased
- 1986-08-13 EP EP86306254A patent/EP0218333B1/en not_active Expired
- 1986-08-13 DE DE8686306254T patent/DE3677689D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0218333B1 (en) | 1991-02-27 |
| US4749877A (en) | 1988-06-07 |
| AU584845B2 (en) | 1989-06-01 |
| JPS6238607A (ja) | 1987-02-19 |
| CA1283177C (en) | 1991-04-16 |
| DE3677689D1 (de) | 1991-04-04 |
| AU6111786A (en) | 1987-02-19 |
| EP0218333A1 (en) | 1987-04-15 |
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