JP3839148B2 - 電界効果トランジスタのゲートバイアス電圧印加回路と電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置 - Google Patents
電界効果トランジスタのゲートバイアス電圧印加回路と電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、温度補償された電界効果トランジスタのゲートバイアス電圧印加回路とこの電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置とに関する。
【０００２】
【従来の技術】
電界効果トランジスタのゲートバイアス電圧印加回路の、従来技術に係る１例を図面を参照して説明する。
【０００３】
図９参照
Ｑ1 は制御される電界効果トランジスタであり、本例においては、しきい値電圧Ｖthが−１．５Ｖであるｎチャンネル・デプレッション型電界効果トランジスタを想定する。Ｇはゲートであり、Ｄはドレインであり、Ｓはソースである。ドレインＤにはＶdd（＋３Ｖ）が印加されており、ソースＳは接地されている。ゲートバイアス電圧には、抵抗Ｒ1 （１３３３Ω）と抵抗Ｒ2 （６６７Ω）との直列回路に印加される電圧がその接続点において分圧されて使用される。すなわち、この直列回路の１端Ｖg1には＋３Ｖが印加され、他端Ｖg2には−３Ｖが印加されており、その中間点に現われる電圧（−１Ｖ）がゲートバイアス電圧Ｖg として被制御電界効果トランジスタＱ1 のゲートＧに印加される。この被制御電界効果トランジスタＱ1 のしきい値電圧は−１．５Ｖとされており、上記のゲートバイアス電圧Ｖg を印加されて被制御電界効果トランジスタＱ1 は導通状態にあり、このゲートバイアス電圧Ｖg に重畳して入力される高周波入力信号の基準電位は、上記のゲートバイアス電圧Ｖg によって規定されることになる。
【０００４】
【発明が解決する課題】
ところで、電界効果トランジスタのドレイン・ソース電流は、
Ｉds≒Ｋ（Ｖgs−Ｖth）2
但し、
Ｉdsはドレイン・ソース電流であり、
ＫはＫ値であり、
Ｖgsはゲート・ソース電圧であり、
Ｖthは当該電界効果トランジスタのしきい値電圧である。
をもって表されるが、Ｋ値・しきい値電圧とも負の温度係数を有するので、周囲温度の変動にあたり、これらは相殺されるため、温度変動に対して、ソース・ドレイン電流がそれ程敏感に影響を受けないことは周知である。
【０００５】
ところが、ショットキゲート電界効果トランジスタ（以下に電界効果トランジスと記載するトランジスタはショットキゲート電界効果トランジスタである。）のゲート・ドレイン電流Ｉgdが、
Ｉgd＝Ｉgdo （ｅｘｐ（ｑＶ／ｋＴ）−１
但し、
Ｉgdo ＝ＳＡ* Ｔ2 ｅｘｐ（−ｑΦB ／ｋＴ）であり、
Ｓはゲ−ト面積であり、
Ａ* は実効リチャ−ドソン定数であり、
ｑは単位電荷であり、
ΦB はショットキ障壁の高さであり、
ｋはボルツマン定数であり、
Ｔは絶対温度である。
をもって表されることは知られている。
【０００６】
そこで、電界効果トランジスタが、例えば＋５０℃を超える高温において使用されると、本来は零である筈のゲート・ドレイン電流Ｉgdが無視しえない程度増加し、上記した例のような場合には、ゲートバイアス電圧が変動する。図示する例においては、ゲート・ドレイン電流Ｉgdが増大すると、抵抗Ｒ2 中における電圧降下が増大するため、分圧点における電位Ｖg が正方向にシフトする。
【０００７】
図１０は電界効果トランジスタのゲート電圧印加回路の１例において、周囲温度が５０℃以上になると、ゲート電圧Ｖg が正方向にシフトする状況を示す。
【０００８】
このゲート電圧Ｖg の正方向へのシフトは、ｎチャンネル・デプレッション型電界効果トランジスタのドレイン・ソース電流Ｉdsを増加するという欠点が避け難い。
【０００９】
この欠点は、電界効果トランジスタが例えば携帯電話器等、周囲温度の温度変動範囲の広い用途に使用される場合は、無視しえない深刻な欠点となる。
【００１０】
また、ＧａＡｓはキャリヤ移動度が大きいので、動作速度が速いという利点があることは周知であり、特に高周波（マイクロ波）回路用増幅器の半導体材料として有用であることも周知であり、上記の欠点は、ＧａＡｓ電界効果トランジスタを使用した高周波（マイクロ波）回路用増幅器においても、無視しえないものである。
【００１１】
本発明の目的は、直流抵抗を分圧して得られる電圧がゲートバイアス電圧としてゲートに印加される電界効果トランジスタのゲートバイアス電圧印加回路において、温度変動にもとづくゲートバイアス電圧の変動が補償されており、その結果、ドレイン・ソース電流の変動が抑制されている、電界効果トランジスタのゲートバイアス電圧印加回路とこの電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置とを提供することにある。
【００１２】
【課題を解決するための手段】
上記の第１の目的を達成するために、本発明の第１の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路は、３個の抵抗が直列に接続されている抵抗直列回路（抵抗分圧回路）の第２の抵抗と第３の抵抗との接続点の電圧が被制御電界効果トランジスタのゲートに印加されている電界効果トランジスタのゲートバイアス電圧印加回路において、抵抗直列回路（抵抗分圧回路）の第１の抵抗と第２の抵抗との接続点にドレインが接続され、ソースが接地され、抵抗直列回路（抵抗分圧回路）の第２の抵抗と第３の抵抗との接続点の電圧がゲートに接続されており、被制御電界効果トランジスタより高いゲート電圧をもって導通する（被制御電界効果トランジスタより高いしきい値電圧を有する）温度補償用電界効果トランジスタが設けられており、この温度補償用電界効果トランジスタは、周囲温度が低く被制御電界効果トランジスタのゲート・ドレイン電流が少ない状態においては非導通状態にあるが、周囲温度が上昇して被制御電界効果トランジスタのゲート・ドレイン電流が増加して、ゲ−トバイアス電圧（第２の抵抗と第３の抵抗との接続点の電位）が正方向に移動すると、導通状態に移行してドレイン・ソース電流を流し、第１の抵抗中における電圧降下分を増加させて第１の抵抗と第２の抵抗との接続点の電位を負方向に移動し、被制御電界効果トランジスタのゲート・ドレイン電流の増大に起因する、第２の抵抗と第３の抵抗との接続点の電位の正方向シフトを、温度補償用電界効果トランジスタのドレイン・ソース電流によって第１の抵抗中に発生する電圧降下の増分に起因して発生する第２の抵抗と第３の抵抗との接続点の電位の負方向シフトが補償し、その結果、被制御電界効果トランジスタのゲート・ドレイン電流の変動に拘らず、被制御電界効果トランジスタのゲートバイアス電圧は一定に保持されることとなる電界効果トランジスタのゲートバイアス電圧印加回路である。
【００１３】
上記第１の目的を達成するために、本発明の第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路は、４個の抵抗が直列に接続されている抵抗直列回路（抵抗分圧回路）の第２の抵抗と第３の抵抗との接続点の電圧が被制御電界効果トランジスタのゲートに印加されている電界効果トランジスタのゲートバイアス電圧印加回路において、抵抗直列回路（抵抗分圧回路）の第１の抵抗と第２の抵抗との接続点にドレインが接続され、ソースが接地され、抵抗直列回路（抵抗分圧回路）の第３の抵抗と第４の抵抗との接続点の電圧がゲートに接続されており、被制御電界効果トランジスタと同一のゲ−ト電圧をもって導通する（被制御電界効果トランジスタのしきい値電圧と同一のしきい値電圧を有する）温度補償用電界効果トランジスタが設けられており、この温度補償用電界効果トランジスタは、周囲温度が低く被制御電界効果トランジスタのゲート・ドレイン電流が少ない状態においては非導通状態にあるが、周囲温度が上昇して被制御電界効果トランジスタのゲート・ドレイン電流が増加してゲ−トバイアス電圧（第２の抵抗と第３の抵抗との接続点の電位）が正方向に移動すると、導通状態に移行してソース・ドレイン電流を流し、第１の抵抗中における電圧降下分を増加させて第１の抵抗と第２の抵抗との接続点の電位と第２の抵抗と第３の抵抗との接続点の電位と第３の抵抗と第４の抵抗との接続点の電位とを負方向に移動し、被制御電界効果トランジスタのゲート・ドレイン電流の増加に起因する、第２の抵抗と第３の抵抗との接続点の電位の正方向シフトを、温度補償用電界効果トランジスタのドレイン・ソース電流によって第１の抵抗中に発生する電圧降下の増分に起因して発生する第２の抵抗と第３の抵抗との接続点の電位の負方向シフトが補償し、その結果、被制御電界効果トランジスタのゲート・ドレイン電流の変動に拘らず、被制御電界効果トランジスタのゲート電圧は一定に保持されることとなる電界効果トランジスタのゲートバイアス電圧印加回路である。
【００１４】
本発明の第１・第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路において、被制御電界効果トランジスタと温度補償用電界効果トランジスタとは、相互に同一のタイプとし、例えば、一方がＭＥＳＦＥＴであれば他方もＭＥＳＦＥＴとすれば、周囲温度変化に起因する一方の特性変化に追従して他方も同様に特性変化するため、温度変化に起因する特性変化の影響が実質的に無視しうるようになる。
【００１５】
上記の第２の目的を達成するために、本発明の第３・第４の実施の形態に係る半導体装置は、上記の被制御電界効果トランジスタと温度補償用電界効果トランジスタとが、抵抗分圧回路の少なくとも一部が搭載または形成されており熱伝導率が大きいプリント基板に接着されている半導体装置である。
【００１６】
上記の第２の目的を達成するために、本発明の第５・第６の実施の形態に係る半導体装置は、上記の温度補償用電界効果トランジスタが、被制御電界効果トランジスタと抵抗分圧回路の少なくとも一部とが搭載・形成されているプリント基板上に接着されている半導体装置である。
【００１７】
上記の第２の目的を達成するために、本発明の第７・第８の実施の形態に係る半導体装置は、上記の電界効果トランジスタと温度補償用電界効果トランジスタと抵抗分圧回路の少なくとも一部とが、単一の半導体チップに形成されている半導体装置である。
【００１８】
上記の第２の目的を達成するために、本発明の第９・第１０の実施の形態に係る半導体装置は、上記の電界効果トランジスタのゲートバイアス電圧印加回路が単一の半導体チップに形成されている半導体装置である。
【００１９】
【作用】
本願発明の技術思想は、高温において被制御電界効果トランジスタＱ1 に不可避的に発生するゲート・ドレイン電流Ｉgdにもとづき第３の抵抗Ｒ3 （請求項１の場合）または第４の抵抗Ｒ4 （請求項２の場合）中に発生する電圧降下の増分にもとづいて発生する第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点の電位（請求項１の場合も請求項２の場合も含む。）の正方向シフトを、本発明の要旨に係る温度補償用電界効果トランジスタＱ2 のドレイン・ソース電流にもとづき第１の抵抗Ｒ1 中に発生する電流降下の増分にもとづいて発生する第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点（請求項１の場合も請求項２の場合も含む。）の電位の負方向シフトによって打ち消して、被制御電界効果トランジスタＱ1 のゲート電圧（第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点の電位）を一定に保持するものである。
【００２０】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態に係る二つの電界効果トランジスタのゲートバイアス電圧印加回路とこれらの電界効果トランジスタのゲートバイアス電圧印加回路が搭載・形成されている六つの半導体装置とについて、さらに詳細に説明して、それらの構成と特有の効果とを、さらに明らかにする。
【００２１】
第１の実施の形態
３個の抵抗が直列に接続されており、その第２の抵抗と第３の抵抗との接続点の電位が被制御電界効果トランジスタのゲートバイアス電圧とされており、この電圧がゲートに印加され、第１の抵抗と第２の抵抗との接続点にドレインが接続され、ソースは接地されている温度補償用電界効果トランジスタが付加されている電界効果トランジスタのゲートバイアス電圧印加回路。
【００２２】
図１参照
Ｑ1 は、しきい値電圧が−１．５Ｖであるｎチャンネル・デプレッション型電界効果トランジスタよりなる被制御電界効果トランジスタであり、そのドレインＤには、Ｖdd（＋３Ｖ）が印加されており、そのソースＳは接地されており、そのゲートＧには、下記するゲートバイアス電圧（−１Ｖ）が印加されており、この状態で被制御電界効果トランジスタＱ1 は導通状態にあり、ドレイン・ソース電流Ｉdsが流れている。
【００２３】
第１の抵抗Ｒ1 （６６７Ω）と第２の抵抗Ｒ2 （６６７Ω）と第３の抵抗（６６７Ω）とが直列に接続され、その１端にＶg1（＋３Ｖ）が、他端にＶg2（−３Ｖ）が印加されている。第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点の電位は−１Ｖとなるが、この電圧がゲートバイアス電圧Ｖg として被制御電界効果トランジスタＱ1 のゲートＧに印加され、上記のとおり、ドレイン・ソース電流Ｉdsが流れている。高周波入力信号はこのゲートバイアス電圧Ｖg に重畳して入力され、増幅動作が行われる。
【００２４】
なお、被制御電界効果トランジスタＱ1 の目的は高周波入力信号を増幅することにあるから、そのゲート幅がその高周波出力に応じて決定されることは当然であり、高周波出力が例えば１Ｗ（３０ｄＢm ）とすると飽和ドレイン・ソース電流は２Ａ程度となり、ゲート幅は１０ｍｍ程度となる。
【００２５】
Ｑ2 が本願発明の要旨に係る温度補償用電界効果トランジスタであり、しきい値電圧が−１Ｖであるｎチャンネル・デプレッション型電界効果トランジスタであり、そのゲートＧには第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点の電圧（−１Ｖ）が印加されているが、この状態では非導通状態にある。また、ドレインＤには第１の抵抗Ｒ1 と第２の抵抗Ｒ2 との接続点の電圧（＋１Ｖ）が印加され、ソースＳは接地されている。
【００２６】
周囲温度が低い場合は、温度補償用電界効果トランジスタＱ2 は非導通状態にある。一方、非制御電界効果トランジスタＱ1 のゲート・ドレイン電流Ｉdsは、周囲温度が低い場合は零であるが、周囲温度が、例えば＋５０℃程度以上と高くなると、最大１ｍＡ程度に増大し、この電流が第１・第２・第３の抵抗Ｒ1 ・Ｒ2 ・Ｒ3 とこれに印加される直流電圧（Ｖg1−Ｖg2＝３Ｖ−（−３Ｖ）＝６Ｖ）とによって決まる本来の電流（１．５ｍＡ）に重畳されて第３の抵抗Ｒ3 中を流れる。
【００２７】
そこで、温度補償手段がなければ、第１の接続点の電位は０．６６７Ｖ正方向にシフトしてドレイン・ソース電流Ｉdsの基準点が大きくずれることになる。
【００２８】
しかし、本実施の形態においては、第１の接続点の電位が僅かに正方向にシフトして、温度補償用電界効果トランジスタＱ2 のしきい値電圧（−１Ｖ）より高くなると、温度補償用電界効果トランジスタＱ2 は導通状態に移行し、この温度補償用電界効果トランジスタＱ2 にドレイン・ソース電流Ｉdsが流れる。この温度補償用電界効果トランジスタＱ2 のドレイン・ソース電流Ｉdsは第１の抵抗Ｒ1 中を流れるから、第１の抵抗Ｒ1 中に発生する電圧降下が増大して、第２の接続点の電位は負方向にシフトする。このとき、温度補償用電界効果トランジスタＱ2 の抵抗が零になることはないので、第２の抵抗Ｒ2 と第３の抵抗Ｒ3 には電流が流れ続け、第２の抵抗Ｒ2 の抵抗値と第３の抵抗Ｒ3 の抵抗値とは同一であるから、第１の接続点の電位は、第２の接続点の電位の負方向シフト量の半分だけ負方向にシフトすることになる。そこでこのとき、温度補償用電界効果トランジスタＱ2 に流れる電流を適切に選択しておけば、被制御電界効果トランジスタＱ1 のゲート・ドレイン電流に起因する第１の接続点の電位の正方向シフト量と、温度補償用電界効果トランジスタＱ2 のドレイン・ソース電流に起因する第１の接続点の電位の負方向シフト量とを概ね同一にすることが可能である。
【００２９】
なお、このとき、温度補償用電界効果トランジスタＱ2 の周囲温度も同様に高くなり、ゲートドレイン電流が流れることが一般的であるから、この温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流によっても第１の接続点の電位は正方向にシフトさせられる。しかし、温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流は第１の抵抗Ｒ1 の中も流れるから、そのため、第１の接続点の電位は負方向にシフトさせられ、本例の場合（第１の抵抗Ｒ1 と第３の抵抗Ｒ2 とが同一の抵抗値を有する場合）、温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流に起因する第１の接続点の電位の正方向シフト量は半分に抑制される。
【００３０】
このように、温度補償用電界効果トランジスタＱ2 のゲート幅・各抵抗の抵抗値、温度補償用電界効果トランジスタＱ2 のしきい値電圧を適宜選択することにより、概ね満足すべき温度補償を実現することができる。
【００３１】
なお、温度補償用電界効果トランジスタのゲート幅は、これに流れることが求められるドレイン・ソース電流の大きさによって決定されるので、上記の例においては、飽和ドレイン・ソース電流は１０ｍＡ程度で充分であり、したがって、温度補償用電界効果トランジスタＱ2 のゲート幅は、７０μｍ程度で十分であるまた、被制御電界効果トランジスタと温度補償用電界効果トランジスタとは同一のタイプであることが望ましい一方がＭＥＳＦＥＴである場合は他方もＭＥＳＦＥＴであることが望ましい。
そうすれば、同一工程で双方を同時に製造できるという工程上の利益に加えて、温度変化に対して双方の特性例えばしきい値電圧が同様に変化するので、周囲温度の変化の影響を実質的に無視しうる程度に低減できるという利益があるからである。
【００３２】
第２の実施の形態
４個の抵抗が直列に接続されており、その第２の抵抗と第３の抵抗との接続点の電位が被制御電界効果トランジスタのゲートバイアス電圧とされており、第１の抵抗と第２の抵抗との接続点にドレインが接続され、ソースが接地され、第３の抵抗と第４の抵抗との接続点の電位がゲートバイアス電圧とされている温度補償用電界効果トランジスタが付加されている電界効果トランジスタのゲートバイアス電圧印加回路。
【００３３】
図２参照
Ｑ1 は、しきい値電圧が−１．５Ｖであるｎチャンネル・デプレッション型電界効果トランジスタよりなる被制御電界効果トランジスタであり、そのドレインＤには、Ｖdd（＋３Ｖ）が印加されており、そのソースＳは接地されており、そのゲートＧには、下記するゲートバイアス電圧（−１Ｖ）が印加されており、この状態で、被制御電界効果トランジスタＱ1 は導通状態にあり、ドレイン・ソース電流Ｉdsが流れている。
【００３４】
第１の抵抗Ｒ1 （６６７Ω）と第２の抵抗Ｒ2 （６６７Ω）と第３の抵抗Ｒ3 （１６７Ω）と第４の抵抗Ｒ4 （５００Ω）とが直列に接続され、その１端にＶg1（＋３Ｖ）が、他端にＶg2（−３Ｖ）が印加されている。本例においては、Ｒ1 ＝Ｒ2 ＝Ｒ3 ＋Ｒ4 とされており、しかも、Ｒ3 ＝Ｒ4 ／３とされている。第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点の電位は−１Ｖとなるが、この電圧がゲートバイアス電圧Ｖg として被制御電界効果トランジスタＱ1 のゲートＧに印加され、上記のとおり、ドレイン・ソース電流Ｉdsが流れている。高周波入力信号はこのゲートバイアス電圧Ｖg に重畳して入力され、被制御電界効果トランジスタＱ1 の高周波ドレイン・ソース電流Ｉdsの基準点は上記のドレインソース電流Ｉdsとなる。
【００３５】
なお、被制御電界効果トランジスタＱ1 の目的は高周波入力信号を増幅することにあるから、そのゲート幅がその高周波出力に応じて決定されることは当然であり、高周波出力が例えば１Ｗ（３０ｄＢm ）とすると飽和ドレイン・ソース電流は２Ａ程度となり、ゲート幅は１０ｍｍ程度となる。
【００３６】
Ｑ2 が本願発明の要旨に係る温度補償用電界効果トランジスタであり、しきい値電圧が−１．５Ｖであるｎチャンネル・デプレッション型電界効果トランジスタであり、そのゲートＧには第３の抵抗Ｒ3 と第４の抵抗Ｒ4 との接続点の電位（−１．５Ｖ）が印加されているが、この状態においては非導通状態にある。また、ドレインＤには第１の抵抗Ｒ1 と第２の抵抗Ｒ2 との接続点の電圧（＋１Ｖ）が印加され、ソースＳは接地されている。
【００３７】
周囲温度が低い場合は、温度補償用電界効果トランジスタＱ2 は非導通状態にある。一方被制御電界効果トランジスタＱ1 のゲート・ドレイン電流Ｉdsは、周囲温度が低い場合は零であるが、周囲温度が、例えば＋５０℃程度以上と高くなると、最大１ｍＡ程度に増大し、この電流が第１・第２・第３・第４の抵抗Ｒ1 ・Ｒ2 ・Ｒ3 ・Ｒ4 とこれに印加される直流電圧（Ｖg1−Ｖg2＝３Ｖ−（−３Ｖ）＝６Ｖとによって決まる本来の電流（１．５ｍＡ）に重畳されて第３の抵抗Ｒ3 と第４の抵抗Ｒ4 との中を流れる。
【００３８】
そこで、温度補償手段がなければ、第１の接続点の電位は０．６６７Ｖ正方向にシフトしてドレイン・ソース電流Ｉdsの基準点が大きくずれることになる。
【００３９】
しかし、本実施の形態においては、第１の接続点の電位が正方向にずれ、これに追従して第３の接続点の電位が正方向にずれて、温度補償用電界効果トランジスタＱ2 のしきい値電圧（−１．５Ｖ）より高くなって、温度補償用電界効果トランジスタＱ2 のしきい値電圧（−１Ｖ）より高くなると、温度補償用電界効果トランジスタＱ2 は導通状態に移行し、この温度補償用電界効果トランジスタＱ2 にドレイン・ソース電流Ｉdsが流れる。この温度補償用電界効果トランジスタＱ2 のドレイン・ソース電流Ｉdsは第１の抵抗Ｒ1 中を流れるから、第１の抵抗Ｒ1 中に発生する電圧降下が増大して、第２の接続点の電位は負方向にシフトする。このとき、温度補償用電界効果トランジスタＱ2 の抵抗が零になることはないので、第２の抵抗Ｒ2 と第３の抵抗Ｒ3 と第４の抵抗Ｒ4 とには電流が流れ続け、第２の抵抗Ｒ2 の抵抗値は第３の抵抗Ｒ3 の抵抗値と第４の抵抗Ｒ4 の抵抗値との和と同一であるから、第１の接続点の電位は、第２の接続点の電位の負方向シフト量の半分だけ負方向にシフトすることになる。そこでこのとき、温度補償用電界効果トランジスタＱ2 に流れる電流を適切に選択しておけば被制御電界効果トランジスタＱ1 のゲート・ドレイン電流に起因する第１の接続点の電位の正方向シフト量と、温度補償用電界効果トランジスタＱ2 のドレイン・ソース電流に起因する第１の接続点の電位の負方向シフト量とを概ね同一にすることが可能である。
【００４０】
なお、このとき、温度補償用電界効果トランジスタＱ2 の周囲温度も同様に高くなり、ゲート・ドレイン電流が流れることが一般的であるから、この温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流によっても第３の接続点の電位は正方向にシフトさせられ、従って、第１の接続点の電位も正方向にシフトさせられる。しかし、温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流は第１の抵抗Ｒ1 の中も流れるから、そのため、第１・第２・第３の接続点の電圧は負方向にシフトさせられて打ち消されるから、実質的には、大きな問題とならない。
【００４１】
このように、温度補償用電界効果トランジスタＱ2 のゲート幅・各抵抗の抵抗値・温度補償用電界効果トランジスタＱ2 のしきい値電圧を適宜選択することにより、概ね満足すべき温度補償を実現することができる。
【００４２】
なお、温度補償用電界効果トランジスタＱ2 の飽和ドレイン・ソース電流は大きいので、ゲート幅は５０μｍ程度に選択される。
【００４３】
さらに、本実施の形態においては、被制御電界効果トランジスタＱ1 と温度補償用電界効果トランジスタＱ2 とが概ね同一の寸法のゲート幅を有することとなり、同一のしきい電圧を有することとなるので、同一の製造工程をもって、同時に、この両者を製造することができるため、モノリシック化に有利である。
【００４４】
さらに、ディスクリ−ト電界効果トランジスタを使用して構成する場合は、同一のゲ−ト幅を有する電界効果トランジスタすなわち同じ型の電界効果トランジスタを使用することができるので、製造上有利である。
【００４５】
また、被制御電界効果トランジスタと温度補償用電界効果トランジスタとは同一のタイプ４あることが望ましい一方がＭＥＳＦＥＴである場合は他方もＭＥＳＦＥＴであることが望ましい。
そうすれば、同一工程で双方を同時に製造できるという工程上の利益に加えて、温度変化に対して双方の特性例えばしきい値電圧が同様に変化するので、周囲温度の変化の影響を実質的に無視しうる程度に低減できるという利益があるからである。
【００４６】
第３・第４の実施の形態
それぞれ第１及び第２の実施の形態における被制御電界効果トランジスタと温度補償用電界効果トランジスタとが、上記それぞれの実施の形態の抵抗分圧回路の少なくとも一部が搭載または形成されており熱伝導率の大きなプリント基板上に接着されている半導体装置。
【００４７】
図３・図４参照
図３は側面図であり、図４は平面図である。
【００４８】
Ｑ1 は上記した被制御電界効果トランジスタが形成されている半導体チップ（ＧａＡｓチップ）であり、Ｑ2 は上記した温度補償用電界効果トランジスタが形成されている半導体チップ（ＧａＡｓチップ）であり、ＰＢは、上記した電界効果トランジスタのゲートバイアス電圧印加回路の構成要素のうち、抵抗分圧回路の少なくとも一部が搭載または形成されており熱伝導率が大きいプリント基板であり、被制御電界効果トランジスタＱ1 と温度補償用電界効果トランジスタＱ2 とが、その上に相互に近接して接着されている。このプリント基板ＰＢの材料には、Ａｌ、Ｃｕ等の金属やＡｌ2 Ｏ3 、ＢＮ等のセラミック材やＡｌ、Ｃｕ等の金属の板材の上に金属薄膜が形成された複合材や絶縁物の板材の上に金属薄膜が形成された複合材が使用可能である。
【００４９】
第１と第２の実施の形態に係わる電界効果トランジスタのゲートバイアス電圧印加回路が動作するには、そのすべての構成要素を必要とするので、残余の構成要素は所謂「外付け」とされる。
【００５０】
ＧａＡｓ電界効果トランジスタのしきい値電圧は約−１ｍＶ／℃の温度係数を有するので、携帯電話器等が使用される周囲温度の温度範囲（−３０〜＋８０℃）における最大温度変化（１１０℃）に対しては、しきい値電圧が０．１１Ｖ負方向に移動するから、ｎチャンネル電界効果トランジスタにおいては、ドレイン・ソース電流を増大させることになる。
【００５１】
一方、上述したように、高温において、ゲート・ドレイン電流は増大するので、これら二つの効果は加算されることになる。
【００５２】
ところで、被制御電界効果トランジスタＱ1 の高周波出力を１Ｗとし、電力効率を７０％とすると、被制御電界効果トランジスタＱ1 の内部損失は０．４３Ｗとなり、この内部損失に相当する熱が被制御電界効果トランジスタＱ1 の内部に発生する。そのため、被制御電界効果トランジスタＱ1 の温度は、この内部発熱量（０．４３Ｗ）を、この被制御電界効果トランジスタＱ1 の内部発熱に影響されない幾何学的位置と被制御電界効果トランジスタＱ1 の発熱領域との間の熱抵抗をもって除した値だけ、上昇することになる。
【００５３】
本実施の形態においては、被制御電界効果トランジスタＱ1 と温度補償用電界効果トランジスタＱ2 との双方がいづれもＧａＡｓ電界効果トランジスタであり、しかも、これらが相互に近接して配置されているので、これら二つの電界効果トランジスタは概ね同一の温度に保持されることになる。そこで、被制御電界効果トランジスタＱ1 のゲート・ドレイン電流の増加に起因して、そのゲートバイアス電圧が正方向にシフトする効果とともに、温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流の増加に起因して、そのゲートバイアス電圧が負方向にシフトする効果が同時に発生することになる。従って、被制御電界効果トランジスタＱ1 と被制御電界効果トランジスタＱ2 とを相互に近接して熱伝導率が大きいプリント基板上に配置することは、本発明の目的である温度補償効果をエンハンスすることになる。
【００５４】
このように動作して、第１の実施の形態を示す図１の電界効果トランジスタのゲートバイアス電圧印加回路においては、室温（２０℃）におけるゲートバイアス電圧Ｖg は−１Ｖであるが、周囲温度が＋８０℃に上昇しても、ゲートバイアス電圧Ｖg は−１．０６Ｖといくらか負方向に移動するだけであり、概ね満足すべく程度に温度補償効果は実現される。
【００５５】
同様に動作して、第２の実施の形態を示す図２の電界効果トランジスタのゲートバイアス電圧印加回路においては、室温（２０℃）における被制御電界効果トランジスタＱ1 のゲートバイアス電圧Ｖg は−１Ｖであり、室温における温度補償用電界効果トランジスタＱ2 のゲートバイアス電圧Ｖ2 は−１．５Ｖであるが、周囲温度が＋８０℃に上昇した場合は、式
Ｖg ＝（Ｖg1−Ｖg2）×Ｒ3 ／（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）＋Ｖ2
により、被制御電界効果トランジスタＱ1 のゲートバイアス電圧Ｖg は−１．０５Ｖといくらか負方向に移動するだけであり、概ね満足すべく程度に温度補償効果は実現される。
【００５６】
ゲートバイアス電圧Ｖg の変化量は、被制御電界効果トランジスタＱ1 のしきい値電圧の変化量の（Ｒ1 ＋Ｒ2 ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）倍だけ小さくなる筈であるが、図２に示す電界効果トランジスタのゲートバイアス電圧印加回路においては、８９％となり、概ね１００％に近い値となる。
【００５７】
第５・第６の実施の形態
それぞれ第１及び第２の実施の形態における温度補償用電界効果トランジスタが、上記それぞれの実施の形態の抵抗分圧回路の少なくとも一部が形成または搭載されており熱伝導率の大きなプリント基板上に接着されている半導体装置。
【００５８】
図５・図６参照
図５は側面図であり、図６は平面図である。
【００５９】
ＩＣは、上記した電界効果トランジスタのゲートバイアス電圧印加回路の構成要素のうち抵抗分圧回路の少なくとも一部が搭載または形成されている回路である。第１と第２の電界効果トランジスタのゲートバイアス電圧印加回路の構成要素のうち残余の構成要素は所謂「外付け」とされる。
【００６０】
本実施の形態においても、被制御電界効果トランジスタＱ1 と温度補償用電界効果トランジスタＱ2 との温度は概ね同様に変動するから、第５・第６の実施の形態においても、第３・第４の実施の形態において述べた利益は享受することができる。
【００６１】
被制御電界効果トランジスタＱ1 を独立に製造することができるので、製造原価を低減しうるという利益もある。
【００６２】
第７・第８の実施の形態
それぞれ第１及び第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路の構成成要素のうち、被制御電界効果トランジスタと、温度補償用電界効果トランジスタと、抵抗分圧回路の少なくとも一部とが、単一の半導体チップ上にモノリシックに形成されている半導体装置。
図は省略するが、それぞれ第１及び第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路の構成成要素のうち、被制御電界効果トランジスタと、温度補償用電界効果トランジスタと、抵抗分圧回路の少なくとも一部を、単一の半導体チップ上にモノリシックに形成した半導体装置である、残余の構成要素は所謂「外付け」とされる。
【００６３】
第９・第１０の実施の形態
それぞれ第１及び第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路が、単一の半導体チップ上にモノリシックに形成されている半導体装置。
【００６４】
図７・図８参照
図７は側面図であり、図８は平面図である。
【００６５】
ＳＵＢは半導体基板（ＧａＡｓ基板）であり、その表層に、上記第１の実施の形態または第２の実施の形態の回路要素（Ｑ1 、Ｑ2 、Ｒ1 、Ｒ2 、Ｒ3 、Ｒ4 、及びこれらと接続する配線）が、モノリシックに形成される。
【００６６】
第１の実施の形態の回路を使用する場合は、被制御電界効果トランジスタＱ1 と温度補償用電界効果トランジスタＱ2 とを、同時に同一工程で形成できるという利益がある。
【００６７】
第３・第４の実施の形態において述べた利益を享受しうることは言うまでもない。
【００６８】
また、第５ないし第８の実施の形態の変形例として、次のようなものも考えられる。
１．被制御電界効果トランジスタが形成された半導体基板と、温度補償用電界効果トランジスタとその他の回路（抵抗分圧回路）の少なくとも一部／全部とが形成された半導体基板とを接着した半導体装置。
２．被制御電界効果トランジスタが形成された半導体基板と、温度補償用電界効果トランジスタとその他の回路（抵抗分圧回路）の少なくとも一部／全部とが形成された半導体基板とを接着した半導体装置。
３．被制御電界効果トランジスタとその他の回路（抵抗分圧回路）の少なくとも一部／全部とが形成された半導体基板（パッケ−ジングされたものであってもよい。）とが、プリント基板上に接着した半導体装置。
４．温度補償用電界効果トランジスタとその他の回路（抵抗分圧回路）の少なくとも一部／全部とが形成された半導体基板（パッケ−ジングされたものであってもよい。）と、被制御電界効果トランジスタが形成された半導体基板（パッケ−ジングされたものであってもよい。）とが、プリント基板上に接着された半導体装置。
５．温度補償用電界効果トランジスタが形成された半導体基板（パッケ−ジングされたものであってもよい。）と、その他の回路（抵抗分圧回路）の少なくとも一部／全部とが形成された半導体基板（パッケ−ジングされたものであってもよい。）と、被制御電界効果トランジスタが形成された半導体基板（パッケ−ジングされたものであってもよい。）とが、プリント基板上に接着された半導体装置。
【００６９】
要するに、本発明の趣旨は、温度補償用電界効果トランジスタを設けるということなので、各トランジスタ、各抵抗の形成の形態は特に問わない。
【００７０】
【発明の効果】
以上説明したとおり、本発明に係る電界効果トランジスタのゲートバイアス電圧印加回路には、周囲温度が低いときは非導通状態にあるが、周囲温度が上昇して被制御電界効果トランジスタのゲート・ドレイン電流が増加すると導通状態に移行する温度補償用電界効果トランジスタが付加されており、被制御電界効果トランジスタのゲート・ドレイン電流の増加に起因して発生したゲートバイアス電圧のシフトが、温度補償用電界効果トランジスタの導通化に起因して発生するゲートバイアス電圧のシフトによって打ち消されることとされているので、周囲温度の変動に拘わらず、被制御電界効果トランジスタのゲート・ドレイン電流は一定に保持される。
【００７１】
また、本発明に係る半導体装置は、本発明に係る電界効果トランジスタのゲートバイアス電圧印加回路を使用しているので、同様の効果がある。
【図面の簡単な説明】
【図１】第１の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路の接続図である。
【図２】第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路の接続図である。
【図３】第３・４の実施の形態に係る半導体装置の側面図である。
【図４】第３・第４の実施の形態に係る半導体装置の平面図である。
【図５】第５・第６の実施の形態に係る半導体装置の側面図である。
【図６】第５・第６の実施の形態に係る半導体装置の平面図である。
【図７】第７・第６の実施の形態に係る半導体装置の側面図である。
【図８】第７・第６の実施の形態に係る半導体装置の平面図である。
【図９】従来の技術に係る電界効果トランジスタのゲートバイアス電圧印加回路の接続図である。
【図１０】ゲートバイアス電圧と周囲温度との関係を示すグラフである。
【符号の説明】
Ｑ1 ：被制御電界効果トランジスタ
Ｑ2 ：温度補償用電界効果トランジスタ
Ｇ ：ゲート
Ｄ ：ドレイン
Ｓ ：ソース
Ｒ1 ：第１の抵抗
Ｒ2 ：第２の抵抗
Ｒ3 ：第３の抵抗
Ｒ4 ：第４の抵抗
Ｖg1：直列抵抗の１部に印加される電圧
Ｖg2：直列抵抗の他部に印加される電圧
Ｖg ：ゲート電圧
Ｖdd：被制御電界効果トランジスタのドレインに印加される電圧
Ｉds：被制御電界効果トランジスタのドレイン・ソース電流
Ｉdg：被制御電界効果トランジスタのゲート・ドレイン電流
ＰＢ：プリント基板
ＩＣ：集積回路
ＳＵＢ：半導体基板（ＧａＡｓ基板）
【発明の属する技術分野】
本発明は、温度補償された電界効果トランジスタのゲートバイアス電圧印加回路とこの電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置とに関する。
【０００２】
【従来の技術】
電界効果トランジスタのゲートバイアス電圧印加回路の、従来技術に係る１例を図面を参照して説明する。
【０００３】
図９参照
Ｑ1 は制御される電界効果トランジスタであり、本例においては、しきい値電圧Ｖthが−１．５Ｖであるｎチャンネル・デプレッション型電界効果トランジスタを想定する。Ｇはゲートであり、Ｄはドレインであり、Ｓはソースである。ドレインＤにはＶdd（＋３Ｖ）が印加されており、ソースＳは接地されている。ゲートバイアス電圧には、抵抗Ｒ1 （１３３３Ω）と抵抗Ｒ2 （６６７Ω）との直列回路に印加される電圧がその接続点において分圧されて使用される。すなわち、この直列回路の１端Ｖg1には＋３Ｖが印加され、他端Ｖg2には−３Ｖが印加されており、その中間点に現われる電圧（−１Ｖ）がゲートバイアス電圧Ｖg として被制御電界効果トランジスタＱ1 のゲートＧに印加される。この被制御電界効果トランジスタＱ1 のしきい値電圧は−１．５Ｖとされており、上記のゲートバイアス電圧Ｖg を印加されて被制御電界効果トランジスタＱ1 は導通状態にあり、このゲートバイアス電圧Ｖg に重畳して入力される高周波入力信号の基準電位は、上記のゲートバイアス電圧Ｖg によって規定されることになる。
【０００４】
【発明が解決する課題】
ところで、電界効果トランジスタのドレイン・ソース電流は、
Ｉds≒Ｋ（Ｖgs−Ｖth）2
但し、
Ｉdsはドレイン・ソース電流であり、
ＫはＫ値であり、
Ｖgsはゲート・ソース電圧であり、
Ｖthは当該電界効果トランジスタのしきい値電圧である。
をもって表されるが、Ｋ値・しきい値電圧とも負の温度係数を有するので、周囲温度の変動にあたり、これらは相殺されるため、温度変動に対して、ソース・ドレイン電流がそれ程敏感に影響を受けないことは周知である。
【０００５】
ところが、ショットキゲート電界効果トランジスタ（以下に電界効果トランジスと記載するトランジスタはショットキゲート電界効果トランジスタである。）のゲート・ドレイン電流Ｉgdが、
Ｉgd＝Ｉgdo （ｅｘｐ（ｑＶ／ｋＴ）−１
但し、
Ｉgdo ＝ＳＡ* Ｔ2 ｅｘｐ（−ｑΦB ／ｋＴ）であり、
Ｓはゲ−ト面積であり、
Ａ* は実効リチャ−ドソン定数であり、
ｑは単位電荷であり、
ΦB はショットキ障壁の高さであり、
ｋはボルツマン定数であり、
Ｔは絶対温度である。
をもって表されることは知られている。
【０００６】
そこで、電界効果トランジスタが、例えば＋５０℃を超える高温において使用されると、本来は零である筈のゲート・ドレイン電流Ｉgdが無視しえない程度増加し、上記した例のような場合には、ゲートバイアス電圧が変動する。図示する例においては、ゲート・ドレイン電流Ｉgdが増大すると、抵抗Ｒ2 中における電圧降下が増大するため、分圧点における電位Ｖg が正方向にシフトする。
【０００７】
図１０は電界効果トランジスタのゲート電圧印加回路の１例において、周囲温度が５０℃以上になると、ゲート電圧Ｖg が正方向にシフトする状況を示す。
【０００８】
このゲート電圧Ｖg の正方向へのシフトは、ｎチャンネル・デプレッション型電界効果トランジスタのドレイン・ソース電流Ｉdsを増加するという欠点が避け難い。
【０００９】
この欠点は、電界効果トランジスタが例えば携帯電話器等、周囲温度の温度変動範囲の広い用途に使用される場合は、無視しえない深刻な欠点となる。
【００１０】
また、ＧａＡｓはキャリヤ移動度が大きいので、動作速度が速いという利点があることは周知であり、特に高周波（マイクロ波）回路用増幅器の半導体材料として有用であることも周知であり、上記の欠点は、ＧａＡｓ電界効果トランジスタを使用した高周波（マイクロ波）回路用増幅器においても、無視しえないものである。
【００１１】
本発明の目的は、直流抵抗を分圧して得られる電圧がゲートバイアス電圧としてゲートに印加される電界効果トランジスタのゲートバイアス電圧印加回路において、温度変動にもとづくゲートバイアス電圧の変動が補償されており、その結果、ドレイン・ソース電流の変動が抑制されている、電界効果トランジスタのゲートバイアス電圧印加回路とこの電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置とを提供することにある。
【００１２】
【課題を解決するための手段】
上記の第１の目的を達成するために、本発明の第１の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路は、３個の抵抗が直列に接続されている抵抗直列回路（抵抗分圧回路）の第２の抵抗と第３の抵抗との接続点の電圧が被制御電界効果トランジスタのゲートに印加されている電界効果トランジスタのゲートバイアス電圧印加回路において、抵抗直列回路（抵抗分圧回路）の第１の抵抗と第２の抵抗との接続点にドレインが接続され、ソースが接地され、抵抗直列回路（抵抗分圧回路）の第２の抵抗と第３の抵抗との接続点の電圧がゲートに接続されており、被制御電界効果トランジスタより高いゲート電圧をもって導通する（被制御電界効果トランジスタより高いしきい値電圧を有する）温度補償用電界効果トランジスタが設けられており、この温度補償用電界効果トランジスタは、周囲温度が低く被制御電界効果トランジスタのゲート・ドレイン電流が少ない状態においては非導通状態にあるが、周囲温度が上昇して被制御電界効果トランジスタのゲート・ドレイン電流が増加して、ゲ−トバイアス電圧（第２の抵抗と第３の抵抗との接続点の電位）が正方向に移動すると、導通状態に移行してドレイン・ソース電流を流し、第１の抵抗中における電圧降下分を増加させて第１の抵抗と第２の抵抗との接続点の電位を負方向に移動し、被制御電界効果トランジスタのゲート・ドレイン電流の増大に起因する、第２の抵抗と第３の抵抗との接続点の電位の正方向シフトを、温度補償用電界効果トランジスタのドレイン・ソース電流によって第１の抵抗中に発生する電圧降下の増分に起因して発生する第２の抵抗と第３の抵抗との接続点の電位の負方向シフトが補償し、その結果、被制御電界効果トランジスタのゲート・ドレイン電流の変動に拘らず、被制御電界効果トランジスタのゲートバイアス電圧は一定に保持されることとなる電界効果トランジスタのゲートバイアス電圧印加回路である。
【００１３】
上記第１の目的を達成するために、本発明の第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路は、４個の抵抗が直列に接続されている抵抗直列回路（抵抗分圧回路）の第２の抵抗と第３の抵抗との接続点の電圧が被制御電界効果トランジスタのゲートに印加されている電界効果トランジスタのゲートバイアス電圧印加回路において、抵抗直列回路（抵抗分圧回路）の第１の抵抗と第２の抵抗との接続点にドレインが接続され、ソースが接地され、抵抗直列回路（抵抗分圧回路）の第３の抵抗と第４の抵抗との接続点の電圧がゲートに接続されており、被制御電界効果トランジスタと同一のゲ−ト電圧をもって導通する（被制御電界効果トランジスタのしきい値電圧と同一のしきい値電圧を有する）温度補償用電界効果トランジスタが設けられており、この温度補償用電界効果トランジスタは、周囲温度が低く被制御電界効果トランジスタのゲート・ドレイン電流が少ない状態においては非導通状態にあるが、周囲温度が上昇して被制御電界効果トランジスタのゲート・ドレイン電流が増加してゲ−トバイアス電圧（第２の抵抗と第３の抵抗との接続点の電位）が正方向に移動すると、導通状態に移行してソース・ドレイン電流を流し、第１の抵抗中における電圧降下分を増加させて第１の抵抗と第２の抵抗との接続点の電位と第２の抵抗と第３の抵抗との接続点の電位と第３の抵抗と第４の抵抗との接続点の電位とを負方向に移動し、被制御電界効果トランジスタのゲート・ドレイン電流の増加に起因する、第２の抵抗と第３の抵抗との接続点の電位の正方向シフトを、温度補償用電界効果トランジスタのドレイン・ソース電流によって第１の抵抗中に発生する電圧降下の増分に起因して発生する第２の抵抗と第３の抵抗との接続点の電位の負方向シフトが補償し、その結果、被制御電界効果トランジスタのゲート・ドレイン電流の変動に拘らず、被制御電界効果トランジスタのゲート電圧は一定に保持されることとなる電界効果トランジスタのゲートバイアス電圧印加回路である。
【００１４】
本発明の第１・第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路において、被制御電界効果トランジスタと温度補償用電界効果トランジスタとは、相互に同一のタイプとし、例えば、一方がＭＥＳＦＥＴであれば他方もＭＥＳＦＥＴとすれば、周囲温度変化に起因する一方の特性変化に追従して他方も同様に特性変化するため、温度変化に起因する特性変化の影響が実質的に無視しうるようになる。
【００１５】
上記の第２の目的を達成するために、本発明の第３・第４の実施の形態に係る半導体装置は、上記の被制御電界効果トランジスタと温度補償用電界効果トランジスタとが、抵抗分圧回路の少なくとも一部が搭載または形成されており熱伝導率が大きいプリント基板に接着されている半導体装置である。
【００１６】
上記の第２の目的を達成するために、本発明の第５・第６の実施の形態に係る半導体装置は、上記の温度補償用電界効果トランジスタが、被制御電界効果トランジスタと抵抗分圧回路の少なくとも一部とが搭載・形成されているプリント基板上に接着されている半導体装置である。
【００１７】
上記の第２の目的を達成するために、本発明の第７・第８の実施の形態に係る半導体装置は、上記の電界効果トランジスタと温度補償用電界効果トランジスタと抵抗分圧回路の少なくとも一部とが、単一の半導体チップに形成されている半導体装置である。
【００１８】
上記の第２の目的を達成するために、本発明の第９・第１０の実施の形態に係る半導体装置は、上記の電界効果トランジスタのゲートバイアス電圧印加回路が単一の半導体チップに形成されている半導体装置である。
【００１９】
【作用】
本願発明の技術思想は、高温において被制御電界効果トランジスタＱ1 に不可避的に発生するゲート・ドレイン電流Ｉgdにもとづき第３の抵抗Ｒ3 （請求項１の場合）または第４の抵抗Ｒ4 （請求項２の場合）中に発生する電圧降下の増分にもとづいて発生する第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点の電位（請求項１の場合も請求項２の場合も含む。）の正方向シフトを、本発明の要旨に係る温度補償用電界効果トランジスタＱ2 のドレイン・ソース電流にもとづき第１の抵抗Ｒ1 中に発生する電流降下の増分にもとづいて発生する第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点（請求項１の場合も請求項２の場合も含む。）の電位の負方向シフトによって打ち消して、被制御電界効果トランジスタＱ1 のゲート電圧（第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点の電位）を一定に保持するものである。
【００２０】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態に係る二つの電界効果トランジスタのゲートバイアス電圧印加回路とこれらの電界効果トランジスタのゲートバイアス電圧印加回路が搭載・形成されている六つの半導体装置とについて、さらに詳細に説明して、それらの構成と特有の効果とを、さらに明らかにする。
【００２１】
第１の実施の形態
３個の抵抗が直列に接続されており、その第２の抵抗と第３の抵抗との接続点の電位が被制御電界効果トランジスタのゲートバイアス電圧とされており、この電圧がゲートに印加され、第１の抵抗と第２の抵抗との接続点にドレインが接続され、ソースは接地されている温度補償用電界効果トランジスタが付加されている電界効果トランジスタのゲートバイアス電圧印加回路。
【００２２】
図１参照
Ｑ1 は、しきい値電圧が−１．５Ｖであるｎチャンネル・デプレッション型電界効果トランジスタよりなる被制御電界効果トランジスタであり、そのドレインＤには、Ｖdd（＋３Ｖ）が印加されており、そのソースＳは接地されており、そのゲートＧには、下記するゲートバイアス電圧（−１Ｖ）が印加されており、この状態で被制御電界効果トランジスタＱ1 は導通状態にあり、ドレイン・ソース電流Ｉdsが流れている。
【００２３】
第１の抵抗Ｒ1 （６６７Ω）と第２の抵抗Ｒ2 （６６７Ω）と第３の抵抗（６６７Ω）とが直列に接続され、その１端にＶg1（＋３Ｖ）が、他端にＶg2（−３Ｖ）が印加されている。第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点の電位は−１Ｖとなるが、この電圧がゲートバイアス電圧Ｖg として被制御電界効果トランジスタＱ1 のゲートＧに印加され、上記のとおり、ドレイン・ソース電流Ｉdsが流れている。高周波入力信号はこのゲートバイアス電圧Ｖg に重畳して入力され、増幅動作が行われる。
【００２４】
なお、被制御電界効果トランジスタＱ1 の目的は高周波入力信号を増幅することにあるから、そのゲート幅がその高周波出力に応じて決定されることは当然であり、高周波出力が例えば１Ｗ（３０ｄＢm ）とすると飽和ドレイン・ソース電流は２Ａ程度となり、ゲート幅は１０ｍｍ程度となる。
【００２５】
Ｑ2 が本願発明の要旨に係る温度補償用電界効果トランジスタであり、しきい値電圧が−１Ｖであるｎチャンネル・デプレッション型電界効果トランジスタであり、そのゲートＧには第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点の電圧（−１Ｖ）が印加されているが、この状態では非導通状態にある。また、ドレインＤには第１の抵抗Ｒ1 と第２の抵抗Ｒ2 との接続点の電圧（＋１Ｖ）が印加され、ソースＳは接地されている。
【００２６】
周囲温度が低い場合は、温度補償用電界効果トランジスタＱ2 は非導通状態にある。一方、非制御電界効果トランジスタＱ1 のゲート・ドレイン電流Ｉdsは、周囲温度が低い場合は零であるが、周囲温度が、例えば＋５０℃程度以上と高くなると、最大１ｍＡ程度に増大し、この電流が第１・第２・第３の抵抗Ｒ1 ・Ｒ2 ・Ｒ3 とこれに印加される直流電圧（Ｖg1−Ｖg2＝３Ｖ−（−３Ｖ）＝６Ｖ）とによって決まる本来の電流（１．５ｍＡ）に重畳されて第３の抵抗Ｒ3 中を流れる。
【００２７】
そこで、温度補償手段がなければ、第１の接続点の電位は０．６６７Ｖ正方向にシフトしてドレイン・ソース電流Ｉdsの基準点が大きくずれることになる。
【００２８】
しかし、本実施の形態においては、第１の接続点の電位が僅かに正方向にシフトして、温度補償用電界効果トランジスタＱ2 のしきい値電圧（−１Ｖ）より高くなると、温度補償用電界効果トランジスタＱ2 は導通状態に移行し、この温度補償用電界効果トランジスタＱ2 にドレイン・ソース電流Ｉdsが流れる。この温度補償用電界効果トランジスタＱ2 のドレイン・ソース電流Ｉdsは第１の抵抗Ｒ1 中を流れるから、第１の抵抗Ｒ1 中に発生する電圧降下が増大して、第２の接続点の電位は負方向にシフトする。このとき、温度補償用電界効果トランジスタＱ2 の抵抗が零になることはないので、第２の抵抗Ｒ2 と第３の抵抗Ｒ3 には電流が流れ続け、第２の抵抗Ｒ2 の抵抗値と第３の抵抗Ｒ3 の抵抗値とは同一であるから、第１の接続点の電位は、第２の接続点の電位の負方向シフト量の半分だけ負方向にシフトすることになる。そこでこのとき、温度補償用電界効果トランジスタＱ2 に流れる電流を適切に選択しておけば、被制御電界効果トランジスタＱ1 のゲート・ドレイン電流に起因する第１の接続点の電位の正方向シフト量と、温度補償用電界効果トランジスタＱ2 のドレイン・ソース電流に起因する第１の接続点の電位の負方向シフト量とを概ね同一にすることが可能である。
【００２９】
なお、このとき、温度補償用電界効果トランジスタＱ2 の周囲温度も同様に高くなり、ゲートドレイン電流が流れることが一般的であるから、この温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流によっても第１の接続点の電位は正方向にシフトさせられる。しかし、温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流は第１の抵抗Ｒ1 の中も流れるから、そのため、第１の接続点の電位は負方向にシフトさせられ、本例の場合（第１の抵抗Ｒ1 と第３の抵抗Ｒ2 とが同一の抵抗値を有する場合）、温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流に起因する第１の接続点の電位の正方向シフト量は半分に抑制される。
【００３０】
このように、温度補償用電界効果トランジスタＱ2 のゲート幅・各抵抗の抵抗値、温度補償用電界効果トランジスタＱ2 のしきい値電圧を適宜選択することにより、概ね満足すべき温度補償を実現することができる。
【００３１】
なお、温度補償用電界効果トランジスタのゲート幅は、これに流れることが求められるドレイン・ソース電流の大きさによって決定されるので、上記の例においては、飽和ドレイン・ソース電流は１０ｍＡ程度で充分であり、したがって、温度補償用電界効果トランジスタＱ2 のゲート幅は、７０μｍ程度で十分であるまた、被制御電界効果トランジスタと温度補償用電界効果トランジスタとは同一のタイプであることが望ましい一方がＭＥＳＦＥＴである場合は他方もＭＥＳＦＥＴであることが望ましい。
そうすれば、同一工程で双方を同時に製造できるという工程上の利益に加えて、温度変化に対して双方の特性例えばしきい値電圧が同様に変化するので、周囲温度の変化の影響を実質的に無視しうる程度に低減できるという利益があるからである。
【００３２】
第２の実施の形態
４個の抵抗が直列に接続されており、その第２の抵抗と第３の抵抗との接続点の電位が被制御電界効果トランジスタのゲートバイアス電圧とされており、第１の抵抗と第２の抵抗との接続点にドレインが接続され、ソースが接地され、第３の抵抗と第４の抵抗との接続点の電位がゲートバイアス電圧とされている温度補償用電界効果トランジスタが付加されている電界効果トランジスタのゲートバイアス電圧印加回路。
【００３３】
図２参照
Ｑ1 は、しきい値電圧が−１．５Ｖであるｎチャンネル・デプレッション型電界効果トランジスタよりなる被制御電界効果トランジスタであり、そのドレインＤには、Ｖdd（＋３Ｖ）が印加されており、そのソースＳは接地されており、そのゲートＧには、下記するゲートバイアス電圧（−１Ｖ）が印加されており、この状態で、被制御電界効果トランジスタＱ1 は導通状態にあり、ドレイン・ソース電流Ｉdsが流れている。
【００３４】
第１の抵抗Ｒ1 （６６７Ω）と第２の抵抗Ｒ2 （６６７Ω）と第３の抵抗Ｒ3 （１６７Ω）と第４の抵抗Ｒ4 （５００Ω）とが直列に接続され、その１端にＶg1（＋３Ｖ）が、他端にＶg2（−３Ｖ）が印加されている。本例においては、Ｒ1 ＝Ｒ2 ＝Ｒ3 ＋Ｒ4 とされており、しかも、Ｒ3 ＝Ｒ4 ／３とされている。第２の抵抗Ｒ2 と第３の抵抗Ｒ3 との接続点の電位は−１Ｖとなるが、この電圧がゲートバイアス電圧Ｖg として被制御電界効果トランジスタＱ1 のゲートＧに印加され、上記のとおり、ドレイン・ソース電流Ｉdsが流れている。高周波入力信号はこのゲートバイアス電圧Ｖg に重畳して入力され、被制御電界効果トランジスタＱ1 の高周波ドレイン・ソース電流Ｉdsの基準点は上記のドレインソース電流Ｉdsとなる。
【００３５】
なお、被制御電界効果トランジスタＱ1 の目的は高周波入力信号を増幅することにあるから、そのゲート幅がその高周波出力に応じて決定されることは当然であり、高周波出力が例えば１Ｗ（３０ｄＢm ）とすると飽和ドレイン・ソース電流は２Ａ程度となり、ゲート幅は１０ｍｍ程度となる。
【００３６】
Ｑ2 が本願発明の要旨に係る温度補償用電界効果トランジスタであり、しきい値電圧が−１．５Ｖであるｎチャンネル・デプレッション型電界効果トランジスタであり、そのゲートＧには第３の抵抗Ｒ3 と第４の抵抗Ｒ4 との接続点の電位（−１．５Ｖ）が印加されているが、この状態においては非導通状態にある。また、ドレインＤには第１の抵抗Ｒ1 と第２の抵抗Ｒ2 との接続点の電圧（＋１Ｖ）が印加され、ソースＳは接地されている。
【００３７】
周囲温度が低い場合は、温度補償用電界効果トランジスタＱ2 は非導通状態にある。一方被制御電界効果トランジスタＱ1 のゲート・ドレイン電流Ｉdsは、周囲温度が低い場合は零であるが、周囲温度が、例えば＋５０℃程度以上と高くなると、最大１ｍＡ程度に増大し、この電流が第１・第２・第３・第４の抵抗Ｒ1 ・Ｒ2 ・Ｒ3 ・Ｒ4 とこれに印加される直流電圧（Ｖg1−Ｖg2＝３Ｖ−（−３Ｖ）＝６Ｖとによって決まる本来の電流（１．５ｍＡ）に重畳されて第３の抵抗Ｒ3 と第４の抵抗Ｒ4 との中を流れる。
【００３８】
そこで、温度補償手段がなければ、第１の接続点の電位は０．６６７Ｖ正方向にシフトしてドレイン・ソース電流Ｉdsの基準点が大きくずれることになる。
【００３９】
しかし、本実施の形態においては、第１の接続点の電位が正方向にずれ、これに追従して第３の接続点の電位が正方向にずれて、温度補償用電界効果トランジスタＱ2 のしきい値電圧（−１．５Ｖ）より高くなって、温度補償用電界効果トランジスタＱ2 のしきい値電圧（−１Ｖ）より高くなると、温度補償用電界効果トランジスタＱ2 は導通状態に移行し、この温度補償用電界効果トランジスタＱ2 にドレイン・ソース電流Ｉdsが流れる。この温度補償用電界効果トランジスタＱ2 のドレイン・ソース電流Ｉdsは第１の抵抗Ｒ1 中を流れるから、第１の抵抗Ｒ1 中に発生する電圧降下が増大して、第２の接続点の電位は負方向にシフトする。このとき、温度補償用電界効果トランジスタＱ2 の抵抗が零になることはないので、第２の抵抗Ｒ2 と第３の抵抗Ｒ3 と第４の抵抗Ｒ4 とには電流が流れ続け、第２の抵抗Ｒ2 の抵抗値は第３の抵抗Ｒ3 の抵抗値と第４の抵抗Ｒ4 の抵抗値との和と同一であるから、第１の接続点の電位は、第２の接続点の電位の負方向シフト量の半分だけ負方向にシフトすることになる。そこでこのとき、温度補償用電界効果トランジスタＱ2 に流れる電流を適切に選択しておけば被制御電界効果トランジスタＱ1 のゲート・ドレイン電流に起因する第１の接続点の電位の正方向シフト量と、温度補償用電界効果トランジスタＱ2 のドレイン・ソース電流に起因する第１の接続点の電位の負方向シフト量とを概ね同一にすることが可能である。
【００４０】
なお、このとき、温度補償用電界効果トランジスタＱ2 の周囲温度も同様に高くなり、ゲート・ドレイン電流が流れることが一般的であるから、この温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流によっても第３の接続点の電位は正方向にシフトさせられ、従って、第１の接続点の電位も正方向にシフトさせられる。しかし、温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流は第１の抵抗Ｒ1 の中も流れるから、そのため、第１・第２・第３の接続点の電圧は負方向にシフトさせられて打ち消されるから、実質的には、大きな問題とならない。
【００４１】
このように、温度補償用電界効果トランジスタＱ2 のゲート幅・各抵抗の抵抗値・温度補償用電界効果トランジスタＱ2 のしきい値電圧を適宜選択することにより、概ね満足すべき温度補償を実現することができる。
【００４２】
なお、温度補償用電界効果トランジスタＱ2 の飽和ドレイン・ソース電流は大きいので、ゲート幅は５０μｍ程度に選択される。
【００４３】
さらに、本実施の形態においては、被制御電界効果トランジスタＱ1 と温度補償用電界効果トランジスタＱ2 とが概ね同一の寸法のゲート幅を有することとなり、同一のしきい電圧を有することとなるので、同一の製造工程をもって、同時に、この両者を製造することができるため、モノリシック化に有利である。
【００４４】
さらに、ディスクリ−ト電界効果トランジスタを使用して構成する場合は、同一のゲ−ト幅を有する電界効果トランジスタすなわち同じ型の電界効果トランジスタを使用することができるので、製造上有利である。
【００４５】
また、被制御電界効果トランジスタと温度補償用電界効果トランジスタとは同一のタイプ４あることが望ましい一方がＭＥＳＦＥＴである場合は他方もＭＥＳＦＥＴであることが望ましい。
そうすれば、同一工程で双方を同時に製造できるという工程上の利益に加えて、温度変化に対して双方の特性例えばしきい値電圧が同様に変化するので、周囲温度の変化の影響を実質的に無視しうる程度に低減できるという利益があるからである。
【００４６】
第３・第４の実施の形態
それぞれ第１及び第２の実施の形態における被制御電界効果トランジスタと温度補償用電界効果トランジスタとが、上記それぞれの実施の形態の抵抗分圧回路の少なくとも一部が搭載または形成されており熱伝導率の大きなプリント基板上に接着されている半導体装置。
【００４７】
図３・図４参照
図３は側面図であり、図４は平面図である。
【００４８】
Ｑ1 は上記した被制御電界効果トランジスタが形成されている半導体チップ（ＧａＡｓチップ）であり、Ｑ2 は上記した温度補償用電界効果トランジスタが形成されている半導体チップ（ＧａＡｓチップ）であり、ＰＢは、上記した電界効果トランジスタのゲートバイアス電圧印加回路の構成要素のうち、抵抗分圧回路の少なくとも一部が搭載または形成されており熱伝導率が大きいプリント基板であり、被制御電界効果トランジスタＱ1 と温度補償用電界効果トランジスタＱ2 とが、その上に相互に近接して接着されている。このプリント基板ＰＢの材料には、Ａｌ、Ｃｕ等の金属やＡｌ2 Ｏ3 、ＢＮ等のセラミック材やＡｌ、Ｃｕ等の金属の板材の上に金属薄膜が形成された複合材や絶縁物の板材の上に金属薄膜が形成された複合材が使用可能である。
【００４９】
第１と第２の実施の形態に係わる電界効果トランジスタのゲートバイアス電圧印加回路が動作するには、そのすべての構成要素を必要とするので、残余の構成要素は所謂「外付け」とされる。
【００５０】
ＧａＡｓ電界効果トランジスタのしきい値電圧は約−１ｍＶ／℃の温度係数を有するので、携帯電話器等が使用される周囲温度の温度範囲（−３０〜＋８０℃）における最大温度変化（１１０℃）に対しては、しきい値電圧が０．１１Ｖ負方向に移動するから、ｎチャンネル電界効果トランジスタにおいては、ドレイン・ソース電流を増大させることになる。
【００５１】
一方、上述したように、高温において、ゲート・ドレイン電流は増大するので、これら二つの効果は加算されることになる。
【００５２】
ところで、被制御電界効果トランジスタＱ1 の高周波出力を１Ｗとし、電力効率を７０％とすると、被制御電界効果トランジスタＱ1 の内部損失は０．４３Ｗとなり、この内部損失に相当する熱が被制御電界効果トランジスタＱ1 の内部に発生する。そのため、被制御電界効果トランジスタＱ1 の温度は、この内部発熱量（０．４３Ｗ）を、この被制御電界効果トランジスタＱ1 の内部発熱に影響されない幾何学的位置と被制御電界効果トランジスタＱ1 の発熱領域との間の熱抵抗をもって除した値だけ、上昇することになる。
【００５３】
本実施の形態においては、被制御電界効果トランジスタＱ1 と温度補償用電界効果トランジスタＱ2 との双方がいづれもＧａＡｓ電界効果トランジスタであり、しかも、これらが相互に近接して配置されているので、これら二つの電界効果トランジスタは概ね同一の温度に保持されることになる。そこで、被制御電界効果トランジスタＱ1 のゲート・ドレイン電流の増加に起因して、そのゲートバイアス電圧が正方向にシフトする効果とともに、温度補償用電界効果トランジスタＱ2 のゲート・ドレイン電流の増加に起因して、そのゲートバイアス電圧が負方向にシフトする効果が同時に発生することになる。従って、被制御電界効果トランジスタＱ1 と被制御電界効果トランジスタＱ2 とを相互に近接して熱伝導率が大きいプリント基板上に配置することは、本発明の目的である温度補償効果をエンハンスすることになる。
【００５４】
このように動作して、第１の実施の形態を示す図１の電界効果トランジスタのゲートバイアス電圧印加回路においては、室温（２０℃）におけるゲートバイアス電圧Ｖg は−１Ｖであるが、周囲温度が＋８０℃に上昇しても、ゲートバイアス電圧Ｖg は−１．０６Ｖといくらか負方向に移動するだけであり、概ね満足すべく程度に温度補償効果は実現される。
【００５５】
同様に動作して、第２の実施の形態を示す図２の電界効果トランジスタのゲートバイアス電圧印加回路においては、室温（２０℃）における被制御電界効果トランジスタＱ1 のゲートバイアス電圧Ｖg は−１Ｖであり、室温における温度補償用電界効果トランジスタＱ2 のゲートバイアス電圧Ｖ2 は−１．５Ｖであるが、周囲温度が＋８０℃に上昇した場合は、式
Ｖg ＝（Ｖg1−Ｖg2）×Ｒ3 ／（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）＋Ｖ2
により、被制御電界効果トランジスタＱ1 のゲートバイアス電圧Ｖg は−１．０５Ｖといくらか負方向に移動するだけであり、概ね満足すべく程度に温度補償効果は実現される。
【００５６】
ゲートバイアス電圧Ｖg の変化量は、被制御電界効果トランジスタＱ1 のしきい値電圧の変化量の（Ｒ1 ＋Ｒ2 ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）倍だけ小さくなる筈であるが、図２に示す電界効果トランジスタのゲートバイアス電圧印加回路においては、８９％となり、概ね１００％に近い値となる。
【００５７】
第５・第６の実施の形態
それぞれ第１及び第２の実施の形態における温度補償用電界効果トランジスタが、上記それぞれの実施の形態の抵抗分圧回路の少なくとも一部が形成または搭載されており熱伝導率の大きなプリント基板上に接着されている半導体装置。
【００５８】
図５・図６参照
図５は側面図であり、図６は平面図である。
【００５９】
ＩＣは、上記した電界効果トランジスタのゲートバイアス電圧印加回路の構成要素のうち抵抗分圧回路の少なくとも一部が搭載または形成されている回路である。第１と第２の電界効果トランジスタのゲートバイアス電圧印加回路の構成要素のうち残余の構成要素は所謂「外付け」とされる。
【００６０】
本実施の形態においても、被制御電界効果トランジスタＱ1 と温度補償用電界効果トランジスタＱ2 との温度は概ね同様に変動するから、第５・第６の実施の形態においても、第３・第４の実施の形態において述べた利益は享受することができる。
【００６１】
被制御電界効果トランジスタＱ1 を独立に製造することができるので、製造原価を低減しうるという利益もある。
【００６２】
第７・第８の実施の形態
それぞれ第１及び第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路の構成成要素のうち、被制御電界効果トランジスタと、温度補償用電界効果トランジスタと、抵抗分圧回路の少なくとも一部とが、単一の半導体チップ上にモノリシックに形成されている半導体装置。
図は省略するが、それぞれ第１及び第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路の構成成要素のうち、被制御電界効果トランジスタと、温度補償用電界効果トランジスタと、抵抗分圧回路の少なくとも一部を、単一の半導体チップ上にモノリシックに形成した半導体装置である、残余の構成要素は所謂「外付け」とされる。
【００６３】
第９・第１０の実施の形態
それぞれ第１及び第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路が、単一の半導体チップ上にモノリシックに形成されている半導体装置。
【００６４】
図７・図８参照
図７は側面図であり、図８は平面図である。
【００６５】
ＳＵＢは半導体基板（ＧａＡｓ基板）であり、その表層に、上記第１の実施の形態または第２の実施の形態の回路要素（Ｑ1 、Ｑ2 、Ｒ1 、Ｒ2 、Ｒ3 、Ｒ4 、及びこれらと接続する配線）が、モノリシックに形成される。
【００６６】
第１の実施の形態の回路を使用する場合は、被制御電界効果トランジスタＱ1 と温度補償用電界効果トランジスタＱ2 とを、同時に同一工程で形成できるという利益がある。
【００６７】
第３・第４の実施の形態において述べた利益を享受しうることは言うまでもない。
【００６８】
また、第５ないし第８の実施の形態の変形例として、次のようなものも考えられる。
１．被制御電界効果トランジスタが形成された半導体基板と、温度補償用電界効果トランジスタとその他の回路（抵抗分圧回路）の少なくとも一部／全部とが形成された半導体基板とを接着した半導体装置。
２．被制御電界効果トランジスタが形成された半導体基板と、温度補償用電界効果トランジスタとその他の回路（抵抗分圧回路）の少なくとも一部／全部とが形成された半導体基板とを接着した半導体装置。
３．被制御電界効果トランジスタとその他の回路（抵抗分圧回路）の少なくとも一部／全部とが形成された半導体基板（パッケ−ジングされたものであってもよい。）とが、プリント基板上に接着した半導体装置。
４．温度補償用電界効果トランジスタとその他の回路（抵抗分圧回路）の少なくとも一部／全部とが形成された半導体基板（パッケ−ジングされたものであってもよい。）と、被制御電界効果トランジスタが形成された半導体基板（パッケ−ジングされたものであってもよい。）とが、プリント基板上に接着された半導体装置。
５．温度補償用電界効果トランジスタが形成された半導体基板（パッケ−ジングされたものであってもよい。）と、その他の回路（抵抗分圧回路）の少なくとも一部／全部とが形成された半導体基板（パッケ−ジングされたものであってもよい。）と、被制御電界効果トランジスタが形成された半導体基板（パッケ−ジングされたものであってもよい。）とが、プリント基板上に接着された半導体装置。
【００６９】
要するに、本発明の趣旨は、温度補償用電界効果トランジスタを設けるということなので、各トランジスタ、各抵抗の形成の形態は特に問わない。
【００７０】
【発明の効果】
以上説明したとおり、本発明に係る電界効果トランジスタのゲートバイアス電圧印加回路には、周囲温度が低いときは非導通状態にあるが、周囲温度が上昇して被制御電界効果トランジスタのゲート・ドレイン電流が増加すると導通状態に移行する温度補償用電界効果トランジスタが付加されており、被制御電界効果トランジスタのゲート・ドレイン電流の増加に起因して発生したゲートバイアス電圧のシフトが、温度補償用電界効果トランジスタの導通化に起因して発生するゲートバイアス電圧のシフトによって打ち消されることとされているので、周囲温度の変動に拘わらず、被制御電界効果トランジスタのゲート・ドレイン電流は一定に保持される。
【００７１】
また、本発明に係る半導体装置は、本発明に係る電界効果トランジスタのゲートバイアス電圧印加回路を使用しているので、同様の効果がある。
【図面の簡単な説明】
【図１】第１の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路の接続図である。
【図２】第２の実施の形態に係る電界効果トランジスタのゲートバイアス電圧印加回路の接続図である。
【図３】第３・４の実施の形態に係る半導体装置の側面図である。
【図４】第３・第４の実施の形態に係る半導体装置の平面図である。
【図５】第５・第６の実施の形態に係る半導体装置の側面図である。
【図６】第５・第６の実施の形態に係る半導体装置の平面図である。
【図７】第７・第６の実施の形態に係る半導体装置の側面図である。
【図８】第７・第６の実施の形態に係る半導体装置の平面図である。
【図９】従来の技術に係る電界効果トランジスタのゲートバイアス電圧印加回路の接続図である。
【図１０】ゲートバイアス電圧と周囲温度との関係を示すグラフである。
【符号の説明】
Ｑ1 ：被制御電界効果トランジスタ
Ｑ2 ：温度補償用電界効果トランジスタ
Ｇ ：ゲート
Ｄ ：ドレイン
Ｓ ：ソース
Ｒ1 ：第１の抵抗
Ｒ2 ：第２の抵抗
Ｒ3 ：第３の抵抗
Ｒ4 ：第４の抵抗
Ｖg1：直列抵抗の１部に印加される電圧
Ｖg2：直列抵抗の他部に印加される電圧
Ｖg ：ゲート電圧
Ｖdd：被制御電界効果トランジスタのドレインに印加される電圧
Ｉds：被制御電界効果トランジスタのドレイン・ソース電流
Ｉdg：被制御電界効果トランジスタのゲート・ドレイン電流
ＰＢ：プリント基板
ＩＣ：集積回路
ＳＵＢ：半導体基板（ＧａＡｓ基板）
Claims (11)
- 直流電圧が印加される抵抗分圧回路の第１の中間点から分圧された電圧が被制御電界効果トランジスタのゲートに印加される、電界効果トランジスタのゲートバイアス電圧印加回路において、
該電界効果トランジスタのゲートバイアス電圧印加回路には、前記第１の中間点から分圧された電圧がゲートに印加され、前記第１の中間点の電位より高い電位の第２の中間点にドレインが接続され、ソースは接地されてなり、前記被制御電界効果トランジスタより高いゲート電圧をもって導通する、温度補償用電界効果トランジスタが付加されてなり、
該温度補償用電界効果トランジスタは、前記被制御電界効果トランジスタのゲート・ドレイン電流が少ない状態においては非導通状態にあるが、前記被制御電界効果トランジスタのゲート・ドレイン電流が増大したとき導通状態に移行してドレイン・ソース電流を流し、前記抵抗分圧回路の前記第２の中間点より高電位の領域の電圧降下分を増大させて前記第２の中間点の電位と前記第１の中間点の電位とを負方向に移動し、
前記被制御電界効果トランジスタのゲート・ドレイン電流の増加に起因して発生する前記第１の中間点の電位の正方向への移動を、前記温度補償用電界効果トランジスタのドレイン・ソース電流に起因して発生する前記第１の中間点の電位の負方向への移動が補償することとなる
ことを特徴とする電界効果トランジスタのゲートバイアス電圧印加回路。 - 直流電圧が印加される抵抗分圧回路の第１の中間点から分圧された電圧が被制御電界効果トランジスタのゲートに印加される、電界効果トランジスタのゲートバイアス電圧印加回路において、
該電界効果トランジスタのゲートバイアス電圧印加回路には、前記第１の中間点より低い電位の第３の中間点から分圧された電圧がゲートに印加され、前記第１の中間点の電位より高い電位の第２の中間点にドレインが接続され、ソースは接地されてなり、前記被制御電界効果トランジスタと同一のゲート電圧をもって導通する、温度補償用電界効果トランジスタが付加されてなり、
該温度補償用電界効果トランジスタは、前記被制御電界効果トランジスタのゲート・ドレイン電流が少ない状態においては非導通状態にあるが、前記被制御電界効果トランジスタのゲート・ドレイン電流が増大したとき導通状態に移行してドレイン・ソース電流を流し、前記抵抗分圧回路の前記第２の中間点より高電位の領域の電圧降下分を増大させて前記第２の中間点の電位と前記第１の中間点の電位とを負方向に移動し、
前記被制御電界効果トランジスタのゲート・ドレイン電流の増加に起因して発生する前記第１の中間点の電位の正方向への移動を、前記温度補償用電界効果トランジスタのドレイン・ソース電流に起因して発生する前記第１の中間点の電位の負方向への移動が補償することとなる
ことを特徴とする電界効果トランジスタのゲートバイアス電圧印加回路。 - 請求項１記載の被制御電界効果トランジスタと温度補償用電界効果トランジスタとが、請求項１記載の抵抗分圧回路の少なくとも一部が搭載または形成されており熱伝導率が大きいプリント基板上に接着されてなる
ことを特徴とする半導体装置。 - 請求項２記載の被制御電界効果トランジスタと温度補償用電界効果トランジスタとが、請求項２記載の抵抗分圧回路の少なくとも一部が搭載または形成されており熱伝導率が大きいプリント基板上に接着されてなる
ことを特徴とする半導体装置。 - 請求項１記載の温度補償用電界効果トランジスタが、請求項１記載の被制御電界効果トランジスタと抵抗分圧回路の少なくとも一部が搭載または形成されており熱伝導率が大きいプリント基板上に接着されてなる
ことを特徴とする半導体装置。 - 請求項２記載の温度補償用電界効果トランジスタが、請求項２記載の被制御電界効果トランジスタと抵抗分圧回路の少なくとも一部が搭載または形成されており熱伝導率が大きいプリント基板上に接着されてなる
ことを特徴とする半導体装置。 - 請求項１記載の、被制御電界効果トランジスタと、温度補償用電界効果トランジスタと、抵抗分圧回路の少なくとも一部とが、単一の半導体チップに形成されてなる
ことを特徴とする半導体装置。 - 請求項２記載の、被制御電界効果トランジスタと、温度補償用電界効果トランジスタと、抵抗分圧回路の少なくとも一部とが、単一の半導体チップに形成されてなる
ことを特徴とする半導体装置。 - 請求項１記載の電界効果トランジスタのゲ−トバイアス電圧印加回路が単一の半導体チップに形成されてなる
ことを特徴とする半導体装置。 - 請求項２記載の電界効果トランジスタのゲートバイアス電圧印加回路が単一の半導体チップに形成されてなる
ことを特徴とする半導体装置。 - 前記被制御電界効果トランジスタと前記温度補償用電界効果トランジスタとは、相互に同一のタイプである
ことを特徴とする請求項１または請求項２記載の電界効果トランジスタのゲ−トバイアス電圧印加回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31752797A JP3839148B2 (ja) | 1997-11-18 | 1997-11-18 | 電界効果トランジスタのゲートバイアス電圧印加回路と電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置 |
| US09/195,659 US6087888A (en) | 1997-11-18 | 1998-11-18 | Field effect transistor gate bias voltage application circuit and semiconductor apparatus having field effect transistor gate bias voltage application circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31752797A JP3839148B2 (ja) | 1997-11-18 | 1997-11-18 | 電界効果トランジスタのゲートバイアス電圧印加回路と電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150424A JPH11150424A (ja) | 1999-06-02 |
| JP3839148B2 true JP3839148B2 (ja) | 2006-11-01 |
Family
ID=18089248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31752797A Expired - Fee Related JP3839148B2 (ja) | 1997-11-18 | 1997-11-18 | 電界効果トランジスタのゲートバイアス電圧印加回路と電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6087888A (ja) |
| JP (1) | JP3839148B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4099580B2 (ja) * | 2003-03-27 | 2008-06-11 | ソニー株式会社 | 電力増幅器 |
| US9312938B2 (en) * | 2007-02-19 | 2016-04-12 | Corning Optical Communications Wireless Ltd | Method and system for improving uplink performance |
| KR101022661B1 (ko) * | 2008-02-28 | 2011-03-22 | 한국전자통신연구원 | 금속-절연체 전이(ｍｉｔ) 소자를 구비한 대전류 제어회로,그 대전류 제어회로를 포함하는 시스템 |
| DE102011007271B4 (de) * | 2010-04-19 | 2022-08-11 | Electronics And Telecommunications Research Institute | Feldeffekttransistor mit variablem Gate |
| US9000750B2 (en) * | 2012-07-25 | 2015-04-07 | Qualcomm Incorporated | Method and apparatus for temperature adjusted control of BATFET current sensing |
| US8922254B2 (en) * | 2013-01-29 | 2014-12-30 | Macronix International Co., Ltd. | Drive circuitry compensated for manufacturing and environmental variation |
| EP4266577A4 (en) * | 2021-02-04 | 2024-02-28 | Mitsubishi Electric Corp | TEMPERATURE COMPENSATION CIRCUIT |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758867B2 (ja) * | 1985-08-13 | 1995-06-21 | 日本電気株式会社 | バイアス回路 |
| US5187395A (en) * | 1991-01-04 | 1993-02-16 | Motorola, Inc. | BIMOS voltage bias with low temperature coefficient |
| JPH05175747A (ja) * | 1991-12-25 | 1993-07-13 | Mitsubishi Electric Corp | 高出力ｆｅｔ増幅器 |
| KR940007298B1 (ko) * | 1992-05-30 | 1994-08-12 | 삼성전자 주식회사 | Cmos트랜지스터를 사용한 기준전압 발생회로 |
| JP3462952B2 (ja) * | 1996-03-08 | 2003-11-05 | 三菱電機株式会社 | 中間電位発生回路 |
-
1997
- 1997-11-18 JP JP31752797A patent/JP3839148B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-18 US US09/195,659 patent/US6087888A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11150424A (ja) | 1999-06-02 |
| US6087888A (en) | 2000-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040924 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060706 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060801 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060802 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| LAPS | Cancellation because of no payment of annual fees |