KR970005290B1 - 증폭기 회로 - Google Patents

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KR970005290B1 KR1019880015108A KR880015108A KR970005290B1 KR 970005290 B1 KR970005290 B1 KR 970005290B1 KR 1019880015108 A KR1019880015108 A KR 1019880015108A KR 880015108 A KR880015108 A KR 880015108A KR 970005290 B1 KR970005290 B1 KR 970005290B1
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엔. 브이. 필립스 글로아이람펜파브리켄
이반 밀러 레르너
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Abstract

내용없음.

Description

증폭기 회로
제1도는 증폭기 회로의 제1실시예.
제2도는 증폭기 회로의 제2실시예.
* 도면의 주요부분에 대한 부호의 설명
1,2,3,4,5 : 단자 T1,T2,T3,T4,T5 : 트랜지스터.
본 발명의 입력 단자, 다이오드로 조정된 제1전도성 타입이 제1트랜지스터와 제2전도성 타입의 제2트랜지스터의 직렬 배열, 제1전도성 타입의 제3트랜지스터와 제2전도성 타입의 제4트랜지스터의 직렬배열을 구비하는 증폭기 회로에 관한 것으로서, 여기서 각각의 트랜지스터는 제1 및 제2주 전극과 제어 전극을 구비하고, 제1 및 제2트랜지스터의 제어 전극은 상호 연결되며, 제1트랜지스터의 제1주 전극은 제4트랜지스터의 제어 전극에 연결되며, 제2트랜지스터의 제1주 전극은 제3트랜지스터의 제어 전극에 연결되고, 상호 연결된 제3 및 제4트랜지스터의 제1주 전극은 출력 단자에도 연결된다.
상기한 형태의 증폭기 회로는 제1984년 뉴욕 존 윌리출판사에 펴낸 피. 알. 그레이와 알. 지. 메이어 공저 아날로그 집적 회로의 분석과 설계(Analysis and design of analog intergrated circuits) 페이지 335에 공지되어 있으며 AB 급 증폭기에서 보상 소오스 또는 에미터 폴로어 출력 스테이지로서 사용된다. 따라서, 제1주 전극은 바이폴라 트랜지스터의 경우에 에미터이며 유니폴라 트랜지스터(MOS 트랜지스터 및 JFETs와 같은)의 경우 소오스이다. 제1트랜지스터의 제2주 전극(말하자면, 콜렉터 또는 드레인)은 상기 트랜지스터의 연관된 제어 전극에 연결된다. 제2트랜지스터의 제2주 전극은 상기 트랜지스터의 연관된 제어 전극에 연결된다. 제1 및 제2트랜지스터의 제어 전극은 상호 결합된다. 출력 트랜지스터로 동작하는 제3 및 제4 트랜지스터를 통과하는 정동작 출력 전류 Iout와 제1 및 제2 트랜지스터를 통과하는 정동작 입력 전류 lin는 Iout=Iin/n의 비율이 되는데, 여기서 n은 바이폴라 트랜지스터의 경우에 제3트랜지스터에 대한 제1트랜지스터의 에미터 표면 비율 AE및 제4트랜지스터에 대한 제2트랜지스터의 에미터 표면 비율이며(따라서 n=AE1/AE3=AE2/AE4) 유리폴라 트랜지스터에 있어서 W/L 비율은 n=(W/L)1: (W/L)3=(W/L)2: (W/L)4이고 여기서 W는 채널 너비, L은 채널 길이이다.
증폭기 회로의 사용에 있어서, 정동작 출력 전류 Iout가 입력 전류 Iin에 비해 적은 것은 필수적이다. 상기한 바는 n이 커야 한다는 것이며 이는 다이오드로 조정된 제1 및 제2트랜지스터가 제3 및 제4트랜지스터보다 커야한다는 것이다. 제3 및 제4트랜지스터는 AB급 증폭기에 요구되는 큰 출력 전류를 공급할 수 있어야 하기 때문에 항상 크다.
집적이 될때 상기한 바와 같이 실현된 증폭기 회로는 칩 표면 영역의 바람직하지 않을 정도로 많은 부분을 점유한다. 게다가, 제1 및 제2트랜지스터는 기판에 관하여 큰 기생 캐패시턴스를 갖는다.
상기 문제점들을 해결하기 위해, 예를들어, (a) 그레이와 메이어 공저, 페이지 410에 공지된 바와 같이, 두개의 트랜지스터중 하나를 제거함으로서, (b) 또는, 유. 티에체와 체. 쉐닉 공저 할브레테르 쉐알통스테크닉, 스프링거 벨라그 1980, (U. Tietze and Ch, Schenk, Halbleiterschaltungstechnik, Springer Verlag 1980)페이지 350를 참조하여, 제3 및 4트랜지스터로 구성되는 출력 회로에 네가티브 피드백 저항을 배치함으로서, 제1 및 제2트랜지스터에 걸리는 전압 강하를 감소시키는 것으로 알려져 있다.
모든 상기 해결책들은 특유한 결점을 가지고 있다. 첫번째로 언급된 해결책의 중요한 결점은 증폭기 회로의 대칭성이 상실된다는 점이다. 대응하는 전도성 타입의 트랜지스터 다이오드가 생략된 트랜지스터의 한계 전압의 확장은 정동작 출력 전류 Iout에 영향을 미치며, 이는 바람직스럽지 않은 것이다.
두번째 해결책의 결점은 레지스턴스가 커야 함으로 집적하는 경우에 넓은 칩 표면 영역이 요구되며 또한 증폭기 회로의 출력 임피던스가 증가한다는 것이다.
본 발명은 적은 칩 표면 영역을 점유하며 적은 기생 커패시턴스와 한계 전압에 대해 상당히 비 민감성을 갖는 증폭기 회로의 제공을 제안한다. 상기 목적 달성을 위해, 본 발명에 따른 증폭기 회로는 제2전도성 타입의 제5트랜지스터와 임피던스의 직렬 배열이 제1 및 제2트랜지스터의 직렬 배열과 병렬로 배치되며, 제2트랜지스터의 제어 전극이 제5트랜지스터의 제어 전극에 연결되고, 제1트랜지스터의 제1주 전극이 임피던스를 거쳐서 제1트랜지스터의 제어 전극에 연결되며, 제2트랜지스터의 제1주 전극이 제5트랜지스터의 제1주 전극에 연결되는 것을 특징으로 한다.
상기한 바는 비교적 작은 입력 트랜지스터와 비교적 큰 출력 트랜지스터를 사용하여 그럼에도 불구하고 출력 트랜지스터에서 적은 정 동작 전류가 실현 가능한 증폭기 회로를 AB급 출력 스테이지 형태로 실현함을 가능케 한다. 특히 상기 증폭기 회로의 (BI) MOS 상의 설계가 가능해 진다.
임피던스는 (1/S1＋1/S2)/1/m과 동일한 레지스턴스 R를 갖는 저항이 적절한데, 여기서 S1 및 S2는 각각 제1 및 제2트랜지스터의 경사도이며, m은 제2트랜지스터에 대한 제5트랜지스터의 이득계수의 비율이고, 따라서 유니폴라 트랜지스터의 경우 m=(W/L)5: (W/L)2이다. 결론적으로, 정독작 출력 전류는 직렬 배치된 제1 및 제2트랜지스터와 직렬 배치된 임피던스 및 제5틀내지스터의 병렬 배열을 통해 흐르는 입력 전류의 변화에 좀더 민감하게 만들어질 수 있다.
본 발명은 이제 부수 도면을 참조하면, 실시예를 통하여 좀더 상세히 설명되겠다.
제1도는 AB급 출력 스테이지 형태의 증폭기 회로를 도시하는데, 상기 증폭기 회로는 단자(1) 및 (2) 사이에 연결된 MOSFET 형태의 제1 및 제2트랜지스터 T1및 T2의 직렬 배열을 구비한다. 제1트랜지스터 T1는 n-형 mosfet이고 제2트랜지스터 T2는 p-형 mosfet이다. 상기 두 트랜지스터는 다이오드로 조정된다.
이는 두 트랜지스터 각각의 제어 전극(게이트)이 연관된 트랜지스터의 하나의 (말하자면 제2)주 전극(드레인)에 연결된다는 것을 의미한다. 제3트랜지스터 T3과 제4트랜지스터 T4의 직렬 배열은 단자(3)와 (4) 사이에 제공된다. 제3트랜지스터는 n-형 mosfet이고 제4트랜지스터는 p-형 mosfet이다. 트랜지스터 T3및 T4의 소오스-주 전극은 공통 결합되며 증폭기 회로의 출력 단자(5)에 연결된다.
트랜지스터 T2의 소오스-주 전극은 트랜지스터 T3의 제어 전극에 연결된다. 트랜지스터 T1의 소오스-주 전극은 저항 R의 형태인 임피던스를 거쳐서 트랜지스터 T4의 제어 전극에 연결된다.
임피던스 R와 제5트랜지스터 T5의 직렬 배열은 단자(1)와 (2) 사이에서 트랜지스터 T1와 T2의 직렬 배열과 병렬로 배치된다. 트랜지스터 T2및 T5의 소오스-주 전극은 공통 결합되며 단자(1)에 연결된다. 유사하게, 트랜지스터 T2및 T5의 제어 전극(게이트)은 공통 결합된다.
트랜지스터 T1의 소오스-주 전극은 단자(2)에 결합된다. 회로에서는 정동작 전류 lin 및 Iout가 흐르는데, 정동작 입력 전류 Iin는 단자(1)로부터 단자(2)로 흐르며 두개의 병렬 배치된 회로 즉, 트랜지스터 T1및 T2로 구성되며 정동작 전류 I12가 흐르는 회로와 트랜지스터 T5및 임피던스 R로 구성되며 정동작 전류 Ir가 흐르는 회로로 퍼진다.
정동작 출력 전류 Iout는 단자(3)로부터 트랜지스터 T3및 T4를 거쳐서 단자(4)로 흐른다. 정동작 전류 Iin는 단자(1) 또는 (2) 중의 하나에 연결된 전류원(도시되지 않음)에 의해 공급된다. 증폭기 회로에 의해 증폭될 입력 신호는 단자(1) 또는 (2)중의 하나에, 또는 트랜지스터 T1및 T2의 드레인-주 전극 사이의 접합점이 되는 단자(6)에 인가된다. (전류) 증폭된 출력 신호는 출력 단자(5)에 존재한다. 단자(3) 및 (4)는 적당한 공급 전압에 연결된다.
트랜지스터 T1및 T2는, T1및 T2의 한계 전압과 이득 계수 그리고 T1및 T2를 통과하는 전류(I12)에 의해 그 값이 결정되는 전압 강하를 발생시킨다. T1및 T2에 걸리는 전압 강하를 제외한 전압 강하는 저항 R 양단에서 발생된다.
저항 R을 통과하는 전류 Ir과 T2와 전류 미러를 형성하는 트랜지스터 T5를 거쳐서, T1및 T2를 통과하는 전류 I12에 연결된다. 만약 T5가 T2와 비교하여 계수 m 만큼 더큰 W/L 비율을 갖는다면,
Figure kpo00001
이며
Figure kpo00002
이다.
정동작 출력 전류 Iout가 Iin의 변화에 비 민감하게 되도록 하는 것은
Figure kpo00003
여기서 S1및 S2는 각각 T1및 T2의 경사도와 같이 저항 R을 선택함으로서 가능해진다. 정동작 출력 전류 Iout는 R 값과 Iin 값 그리고 4개의 트랜지스터 T1내지 T4의 이득 계수의 영향을 받는다.
MOS 공정에 있어서 (다)층 저항 R의 값이 정확하게 규정되지 않기 때문에 상기한 바는 하나의 결점으로 여겨질 수 있다. 현대 (Bi) MOS 공정에 있어서 정확히 주입된 저항이 이용 가능하기 때문에 상기 결점은 큰 역할을 하지 못한다.
제2도는 제1도의 실시예와 상당히 유사한 제2실시예를 도시한다. 트랜지스터 T1및 T2는 회로상에서 단지(1) 및 (2) 사이에 역 순서로 배치된다. 또한 트랜지스터는 서로 다른 전도성 타입이다. 트랜지스터 Ti는 p-형이고 트랜지스터 T2는 n-형이다. 상기한 바와 동일하게 트랜지스터 T3및 T4에도 적용된다.
유사하게, 트랜지스터 T5와 임피던스 R는 역 순서이며 트랜지스터 T5는 다른 전도성 타입이다(말하자면 n-형). 제2도의 회로의 동작은 기본적으로 제1도의 회로의 동작과 다르지 않으므로 더 이상의 설명은 필요치 않겠다. 요약하면, 하기의 이점을 갖는다.
트랜지시터 대칭성이 유지된다 : 집적 회로의 경우에 있어서, 정동작 출력 전류 Iout는 동일한 전도성 타입의 트랜지스터가 동일한 한계 전압을 갖는 한 한계 전압의 값에 비민감하다.
필요한 절연섬(insulation island)의 숫자가 작다 : 즉 트랜지스터 T1용으로 하나와 트랜지스터 T2, T5및 임피던스 R용으로 하나가 필요해, 단지 2개의 섬이 필요하다.
다이오드 T1및 T2와 미러 트랜지스터 T5는 작으며, 이는 적은 칩 표면 영역 및 적은 기생 커패시턴스를 위해 바람직하다.
저항 R이 제공되기 때문에 출력 스테이지의 출력 임피던스는 증가하지 않는다.
Iin이 비교적 크기 때문에 비교적 낮은 R값에서도 상당한 전압 강하가 얻어질 수 있다.
T2의 한계 전압과 T1에 걸리는 전압 강하의 합이 되는, R에 걸리는 용납 가능한 전압 강하는 크다 : 포화 영역 바깥에 트랜지스터를 세트할 위험성이 매우 적다.
현대(Bi) MOS 공정에 간단히 적용된다.
본 발명은 실시예에 보여진 증폭기 회로에 국한되지 않음에 주의한다. 본 발명은, 본 발명에 연관되지 않는 면에서 설명된 실시예와는 다른 증폭기 회로용으로도 사용될 수 있다. 예를들어, 트랜지스터가 바이폴라 트랜지스터의 형태인 증폭기 회로도 또한 실현가능하다.

Claims (2)

  1. 입력 단자, 다이오드로 조정된 제1전도성 타입의 제1트랜지스터와 제2전도성 타입이 제2트랜지스터의 직렬 배열, 제1전도성 타입의 제3트랜지스터와 제2전도성 타입의 제4트랜지스터의 직렬 배열을 구비하며, 여기서 각각의 트랜지스터는 제1 및 제2주 전극과 제어 전극을 가지며, 제1 및 제2트랜지스터의 제어 전극은 상호 연결되며, 제1트랜지스터의 제1주 전극은 제4트랜지스터의 제어 전극에 연결되고, 제2트랜지스터의 제1주 전극은 제3트랜지스터의 제어 전극에 연결되고, 상호 연결된 제3 및 제4트랜지스터의 제1주 전극은 출력 단자에도 연결되는 증폭기 회로에 있어서, 임피던스와 제2전도성 타입의 제5트랜지스터와의 직렬 배열은 제1 및 제2트랜지스터의 직렬 배열과 병렬로 배치되며, 제2트랜지스터의 제어 전극은 제5트랜지스터의 제어 전극에 연결되며, 제1트랜지스터의 제1주 전극은 임피던스를 거쳐서 제4트랜지스터의 제어 전극에 연결되고, 제2트랜지스터의 제1주 전극은 제5트랜지스터의 제1주 전극에 연결되는 것을 특징으로 하는 증폭기 회로.
  2. 제1항에 있어서, 임피던스는 (1/S1+1/S2)1/m과 동일한 레지스턴스 R를 갖는 저항이며, 여기서 S1 및 S2는 각각 제1 및 제2트랜지스터의 경사도이고, m은 제2트랜지스터에 대한 제5트랜지스터의 이득 계수의 비율인 것을 특징으로 하는 증폭기 회로.
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