KR940007973B1 - 진폭이 안정화된 반전 증폭기 - Google Patents

진폭이 안정화된 반전 증폭기 Download PDF

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내용 없음.

Description

진폭이 안정화된 반전 증폭기
제 1 도는 종래 기술의 발진 회로의 다이어그램.
제 2 도는 제 1 도의 발진 회로의 반전 증폭기로 사용될 수 있는 종래 기술의 반전 증폭기의 전기적인 개략 다이어그램.
제 3 도는 본 발명에 따른 반전 증폭기의 전기적인 개략 다이어그램.
제 4 도는 본 발명에 따른 반전 증폭기의 전기적인 개략 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
10 ; 발진 회로 12, 100, 300, 400 ; 반전 증폭기
14 ; 동조 회로 20 ; 공진기
320, 322, 422, 424 ; 귀환 회로
본 발명은 증폭기에 관한 것으로, 특히, 발진 회로에 이용되는 반전 증폭기에 관한 것이다.
교류(ac)와 직류(dc) 귀환(feedback)을 이용하는 증폭기와 동조 회로를 구비하는 발진기는 집적 회로(IC) 제조 공정의 변화와 온도 변화에 따라 증폭기의 전기적 특성이 변화하기 때문에 이득의 변화와 신호의 클리핑이 발생할 수 있다. 종래 기술의 발진 회로(10)의 한 예는 제 1 도에 도시되어 있다. 발진 회로(10)는 반전 증폭기(12)와 직사각형 사선내에 도시된 동조 회로(14)를 구비한다. 한 실시예에서 동조 회로(14)는 캐패시터(16 및 18)와 공진기(크리스탈)(20)를 구비한다. 반전 증폭기(12)의 한 입력은 공진기(20) 의 제 2 단자, 캐패시터(18)의 제 1 단자와, 한 단자(24)에 접속된다. 캐패시터(16 및 18)의 제 2 단자들은 단자(26)와 함께 접속되고, 접지(0볼트)된 기준 전압에 접속되어 도시되어 있다.
제 2 도에서는 p-채널 MOS(금속-산화물-반도체) 트랜지스터(102), n-채널 MOS 트랜지스터(104) 및 저항기(106)를 구비한 종래 기술의 반전 증폭기(100)가 도시되어 있다. 그 반전 증폭기(100)의 구조는 전형적으로 제 1 도의 반전 증폭기로서 이용된다. p-채널 MOS 트랜지스터(102)의 소오스는 단자(108)와, 양의 전압(Vdd)에 접속된다. n-채널 MOS 트랜지스터(104)의 소오스는 단자(110)와, 접지(0볼트)된 기준 전압에 접속된다. 저항기(106)의 제 1 단자는 p-채널 및 n-채널 트랜지스터(102 및 104)의 게이트들에 각각 접속되면서 반전 증폭기(100)의 입력 단자로서 제공되는 단자(112)에도 접속된다. p-채널 및 n-채널 MOS 트랜지스터(102 및 104)의 각각의 드레인들은 저항기(106)의 제 2 단자에 접속되면서 반전 증폭기(100)의 출력 단자로 제공되는 단자(114)에 접속된다. 저항기(106)는 출력 단자(114)로부터 p-채널 및 n-채널 MOS 트랜지스터(102 및 104)의 게이트에 ac 및 dc 귀환을 제공한다. 반전 증폭기(100)를 제조하기 위해 이용되는 IC 제조 공정에서의 변화와 동작 온도 변화로 인하여 반전 증폭기(100)의 이득에 영향을 준다. 따라서, 반전 증폭기(100)의 피크-피크(peak-to-peak) 출력 전압을 예측하기가 어렵다.
IC 제조 공정에서의 변화와 동작 온도 변화에 본질적으로 비감지되는 진폭을 갖는 출력 신호를 발생하는 집적 회로(IC) 반전 증폭기를 구비하는 것이 바람직하다. 그와같은 반전 증폭기는 특히 발진 회로의 한 구성 요소로서 이용된다.
본 발명에 의한 반전 증폭기는 청구 범위 제 1 항의 특징부에 기재된 기술을 특징으로 하는데, 종래 기술보다 진보된 것이다.
본 발명은 한 발진 회로의 부품으로 이용될때 IC 제조 공정에서의 변화에 관계없고 동작 온도 변화에 관계없이 본질적으로 일정하게 진폭을 유지하는 출력 신호를 제공하는 고체 상태(solid-state)[집적 회로(IC)] 반전 증폭기에 관한 것이다. 상기 반전 증폭기는 제1 및 2상보형 출력 트랜지스터들과, 상기 출력 트랜지스터들의 동작 전압들을 독립적으로 제어하기 위하여 상기 제1 및 제 2 트랜지스터들에 각각 접속된 제1 및 독립된 음귀환 회로 수단을 구비한다.
보다 바람직한 실시예에 있어서, 반전 증폭기는 실리콘 기판(몸체)에 제조되고, 그 출력 트랜지스터들은 각각의 트랜지스터가 전압 공급 단자에 분리되어 접속된 저항기를 갖는 MOSFET(금속-산화물 반도체 전계 효과 트랜지스터)이다. 각각의 귀환 회로는 저항기와, 귀환을 제공하는 출력 트랜지스터와 동일한 전도형의 두개의 MOSFET를 구비한다. 상기 저항기들은 모두 폴리실리콘(polysilicon) 저항기이면서 음의 온도 계수를 갖는다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.
제 3 도를 참조하면, 본 발명의 한 실시예에 따른 반전 증폭기(300)가 도시되어 있다. 그 반전 증폭기(300)의 구조는 제 1 도의 반전 증폭기(12)로서 유용하게 된다. 반전 증폭기(30)는 p-채널 전계 효과 트랜지스터(FET)(T1, T2 및 T3), n-채널 FET(T4, T5 및 T6), 저항기(R1 및 R2)와, 캐패시터(C1 및 C2)를 구비한다. p-채널 및 n-채널 FET(T2 및 T6) 모두는 그들 각각의 드레인에 결합된 각각의 게이트를 가지며, 본질적으로 다이오드로서 구성된다. p-채널 및 n-채널 FET(T1, T2, T3, T4, T5 및 T6)의 적절한 크기 조정(sizing)과, 저항기(R1 및 R2)의 온도 계수를 적절히 선택하므로서, 반전 증폭기(300)의 이득은 IC 제조와 동작 온도 변화에 본질적으로 무관하게 된다.
상기 FET(T2)의 소오스, FET(T5)의 드레인과, 저항기(R1)의 제 1 단자는 양의 전압원(Vdd3)에 접속된 단자(302)에 결합된다. 상기 FET(T3)의 드레인, FET(T6)의 소오스와, 저항기(R2)의 제 1 단자는 전형적으로 접지된 기준 전압에 접속된 단자(304)에 결합된다. 반전 증폭기(300)의 한 입력 단자(306)는 캐패시터(C1 및 C2)의 제 1 단자에 결합된다. 캐패시터(C1)의 제 2 단자는 FET(T1)의 게이트, FET(T5)의 소오스, FET(T6)의 게이트 및 드레인과, 단자(308)에 결합된다. 캐패시터(C2)의 제 2 단자는 FET(T2)의 게이트 및 드레인, FET(T3)의 소오스, FET(T4)의 게이트와, 단자(310)에 결합된다. FET(T1 및 T4)의 드레인들은 FET(T3 및 T5)의 게이트들과, 반전 증폭기(300)의 출력으로서 제공된 단자(314)에 결합된다. 저항기(R1)의 제 2 단자는 FET(T1)의 소오스와, 단자(316)에 결합된다. 저항기(R2)의 제 2 단자는 FET(T4)의 소오스와, 단자(318)에 결합된다.
p-채널 FET(T2 및 T3)들은 FET(4)의 드레인[출력 단자(314)]을 그 게이트[단자(310)]에 결합하는 제 1 독립된 음귀환 회로(직사각형 사선내에 도시된)(320)를 형성한다. 게이트와 드레인이 함께 결합된 p-채널 FET(T2)는 FET(T3)에 대하여 한 부하로서 동작한다. n-채널 FET(T5 및 T6)은 FET(T1)의 드레인[출력 단자(314)]을 그 게이트[단자(308)]에 결합하는 제 2 독립된 음귀환 회로(322)(직사각형 사선내에 도시됨)을 형성한다. 게이트 및 드레인이 함께 결합된 n-채널 FET(T6)는 FET(T5)에 대하여 한 부하로 동작한다.
단자(314)에서 출력 신호의 크기는 전압(Vdd3)에 의해 그리고 각각의 p-채널 및 n-채널(T1 및 T4) 각각에 흐르는 전류와 관련하여 제1 및 제 2 귀환 회로(320 및 332)들에 흐르는 전류들의 비율에 의해 설정된다. 그들 전류 비율들은 FET(T1)에 연관된 FET(T5)의 디바이스 비율과 FET(T4)에 연관된 FET(T3)의 디바이스 비율(W/L)에 의존된다. 제 2 귀환 회로(332)는 입력 신호의 하이 단부(high end)에 대한 출력 진폭을 제한하고 ; 제 1 귀환 회로(320)는 입력 신호의 로우 단부(low end)에 대한 출력 진폭을 제한한다.
상기 제1 및 제 2 귀환 회로(320 및 332)의 각각은 그들 각각의 출력 트랜지스터들의 형태에 대해 서로 상반되는 전도형의 전계 효과 트랜지스터들을 구비한다.
입력단자(306)에 인가된 한 입력신호(도시하지 않음)의 진폭의 상부 및 하부 극치(upper and lower limits)를 제외하고, T1과 T4의 전달 콘덕턴스들은 동일하면서 서로 상반된 변화를 일으킨다. 예를 들면, 입력 신호의 진폭이 증가할때, T4의 전달 콘덕턴스는 증가하는 반면에, T1의 전달 콘덕턴스는 감소한다.
반전 증폭기(300)에 의해 단자(314)에 발생된 출력신호는 각각 제2 및 제 1 귀환 회로들(322, 320)의 FET(T3 및 T5)의 게이트들에 각각 집적 공급된다. 제 2 귀환 회로(332)는 FET(T1)의 게이트에 접속된 단자(308)에서 전압을 제어한다. 따라서, 단자(314)에서 출력 신호의 상단부(upper end)의 변화는 단자(308)에서 그와 상응하는 변화를 일으킨다. 단자(308)에서 전압 변화는 FET(T1)의 전달 콘덕턴스를 보상하는 변화를 일으키고, 단자(314)에서 발생된 출력 신호의 상부 극치는 미리 선택된 값에서 안정화되는 경향이 있다. 상기 T3에 대한 T4의 W/L 비율은 제 1 귀환 회로(320)에 의해 제공된 귀환양(the amount of feedack)을 결정한다. T1에 대한 T5의 W/L 비율은 제 2 귀환 회로(322)에 의해 제공된 귀환양을 결정한다. T2 및 T6은 본질적으로 전류원으로 동작한다. T6에 대한 T5의 W/L 비율은 단자(308)의 dc 전압 레벨을 결정한다. T2에 대한 T3의 W/L 비율은 단자(310)의 dc 전압 레벨을 결정한다.
제 1 귀환 회로(320)는 T4의 게이트에 접속된 단자(310)에서 전압을 제어한다. 따라서, 단자(314)에서 출력 신호의 하단부(lower end)의 변화는 단자(310)에서 그와 상응하는 변화를 일으킨다. 단자(310)에서 전압 변화는 T4의 전달 콘덕턴스를 보상하는 변화를 일으키고, 출력 신호의 하단부는 설정된 값으로 안정화 되는 경향이 있다. 그들에 의해 p-채널FET(T1)와 n-채널 FET(T4)를 상보형 출력 트랜지스터로 정의한다.
제1 및 제 2 귀환 회로(320 및 322)에 의해 발생된 귀환양은 출력 단자(314)의 피크-피크 전압을 결정한다. 제 2 귀환 회로(322)에 의해 발생된 귀환양은 T1, T5 및 T6의 각각의 크기에 의해 결정되어 출력 단자(314)에서 발생된 전압의 최고의 양의 레벨(most positive level)을 결정한다. 제 1 귀환 회로(320)의 귀환양은 T2, T3 및 T4의 각각의 크기에 의해 결정되어 출력 단자(314)에서 발생된 전압의 최소의 양의 레벨(least positive level)을 결정한다.
제 4 도를 참조하면, 본 발명의 바람직한 실시예에 따른 반전 증폭기(400)가 도시되어 있다. 반전 증폭기(400)의 구조는 제 1 도의 반전 증폭기(12)로서 유용하게 된다. 반전 증폭기(400)는 p-채널 FET(T10, T12 및 T14), n-채널 FET(T16, T18 및 T20), 저항기(R10, R20, R30 및 R40)와, 캐패시터(C10 및 C20)를 구비한다. p-채널 및 n-채널 FET(T10, T12, T14, T16, T18 및 T20)들의 적절한 크기 조정과 저항기(R10, R20, R30 및 R40)들의 온도 계수를 적절히 선택함으로서, 출력 단자(416)에서 반전 증폭기(400)의 출력 신호 진폭은 유효한 극치내에서 IC 제조 및 동작 온도의 변화에 근본적으로 무관하게 된다.
저항기(R10 및 R40)들의 제 1 단자들과 T18의 소오스는 양의 전압원(Vdd4)에 접속된 단자(402)에 결합된다. 저항기(R20 및 R30)들의 제 1 단자들과 T14의 드레인은 접지(제로 전압)로 도시된 기준 전압에 접속된 단자(404)에 결합된다. 캐패시터(C10 및 C20)들의 제 1 단자들은 반전 증폭기(400)의 입력 단자로 제공된 단자(406)에 결합된다. 캐패시터(C10)의 제 2 단자는 T10의 게이트, T12의 게이트 및 드레인, T14의 소오스와, 단자(408)에 결합된다. 캐패시터(C20)의 제 2 단자는 T16의 게이트, T20의 게이트 및 드레인, T18의 소오스와, 단자(410)에 결합된다. 저항기(R40)의 제 2 단자는 T12의 소오스와 단자(412)에 결합된다. T20의 소오스는 저항기(R30)의 제 2 단자와 단자(414)에 결합된다. T10 및 T16의 드레인들은 T14 및 T18의 게이트들과, 반전 증폭기(400)의 출력 단자로 제공된 단자(416)에 결합된다. 저항기(R10)의 제 2 단자는 T10의 소오스와 단자(418)에 결합된다. 저항기(R20)의 제 2 단자는 T16의 소오스와 단자(420)에 결합된다.
p-채널과 n-채널 FET(T10, T12, T14, T16, T18 및 T20)들은 전형적인 MOSFET이고, 저항기(R10, R20, R30 및 R40)들은 전형적인 폴리실리콘 저항기이면서, 이들은 음의 온도 계수를 갖고 있다.
p-채널과 및 n-채널 FET들과 저항기들 모두는 전형적으로 공통 반도체 기판(몸체), 즉 전형적인 실리콘에 형성된다. 상기 반도체 기판은 집적 회로(IC) 또는 칩으로 표시될 수 있다. p-채널 FET(T12 및 T14) 및 저항기(R40)는 T10[출력 단자(416)]의 드레인을 그 게이트[단자(408)]에 접속한 제 1 독립된 음귀환 회로(422)(직사각형 사선내에 도시됨)를 형성한다. n-채널 FET(T18 및 T20)들과 저항기(R30)는 T16[출력 단자(416)]의 드레인을 그 게이트(단자 410)에 접속한 제 2 독립된 음귀환 회로(424)(직사각형 사선내에 도시됨)을 형성한다.
반전 증폭기(400)는 제 3 도의 반전 증폭기(300)와 유사하고 비슷한 방법으로 동작한다. 제1 및 제 2 귀환 회로(422 및 424)는 각각 반전 증폭기(300)의 제1 및 제 2 귀환 회로(320 및 322)내에 포함되지 않은 한 분리된 저항기를 포함한다. 제1 및 제 2 귀환 회로(422 및 424)들의 p-채널 및 n-채널들은 귀환을 제공하는 p-채널 및 n-채널 FET들과 동일한 전도형으로 되어 있는 반면에, 제1 및 제 2 귀환 회로(320 및 322)들의 p-채널 및 n-채널 FET들은 귀환을 제공하는 p-채널 및 n-채널 FET의 서로 반대되는 전도형으로 되어 있다. 한 출력 FET와 그와 관련된 반전 증폭기(400)의 귀환 회로의 FET들은 전도형을 갖기 때문에, 집적 회로 제조 공정 및 동작 온도의 변화에 의해 야기된 한계 전압 및 다른 FET의 특성 변화를 매우 근접하게 추적하므로서 그들 변화들이 보상된다. 뿐만 아니라, 저항기(R10 및 R20)와 같은 특성을 가지면서 음의 온도 계수를 갖는 저항기(R30 및 R40)들을 사용하므로서 반전 증폭기(400)에서 발생된 출력 신호 증폭에 부가적인 안정화를 제공한다. 따라서, 반전 증폭기(400)는 유효 범위내에서 IC 제조 공정 및 온도의 변화가 있을지라도 일정한 진폭을 나타내는 안정화된 이득을 갖는다. 그로 인하여, p-채널 FET(10)와 n-채널 FET(T16)는 상보 출력 트랜지스터라고 정의한다.
반전 증폭기(400)의 한 예시적인 실시예에 있어서, Vdd4=5.0볼트이고, 저항기(R10, R20, R30 및 R40)들은 각각 500오옴의 저항값을 가지면서 음의 온도 계수를 갖는 폴리실리콘 저항기이며, 캐피시터(C10 및 C20)는 각각 3pF의 용량을 갖고, p-채널 및 n-채널 FET(T10, T12, T14, T16, T18 및 C20)는 각각 105/4, 10/31, 372/4, 35/4, 160/4 및 10/26 폭(width)-길이(length) 비율들을 갖는 MOSFET들이다.
본 명세서에 설명된 특정 실시예가 본 발명의 사상을 단지 설명되었음을 알 수 있다. 본 발명의 사상과 일치하는 다양한 변경이 있을 수 있다. 예를 들면, 상보 형 바이폴라 트랜지스터들로 MOSFET들을 대신하여 대체하므로서 MOSFET들에 비해 바이폴라 트랜지스터들의 어떤 상기한 특성을 고려하여 적당한 수정안을 제공할 수 있다. 더우기, 저항기들은 유사한 특성을 갖는 다른 형태의 부하 소자를 대체될 수 있다.

Claims (14)

  1. 제1(T4) 및 제2(T1) 상보형 출력 트랜지스터들을 구비하는 증폭기에 있어서, 상기 상보형 출력 트랜지스터들의 동작 전압들을 독립적으로 제어하기 위하여 상기 제1 및 제 2 상보형 출력 트랜지스터들에 각각 접속된 제1(320) 및 제2(322) 독립된 음귀환 회로를 포함하고 ; 상기 독립된 음귀환 회로는 한 증폭기 출력 신호 진폭의 상단부 및 하단부에서 실질적으로 동일한 감도 제어를 얻기 위하여 그들 각각의 상보형 출력 트랜지스터들에 관련하여 물리적으로 균형을 이루는 트랜지스터 회로(T2, T3, T5 및 T6)를 구비하며 ; 상기 상보형 출력 트랜지스터들의 제 1 출력들은 음의 온도 계수 및 제1, 제 2 단자들을 갖는 제1 및 제 2 저항기(R1 및 R2)들을 각각 경유하여 제1(Vdd3) 및 제 2 전압원들에 각각 접속된 것을 특징으로 하는 반전 증폭기.
  2. 제 1 항에 있어서, 상기 각각의 독립된 회로(422, 424)는 귀환을 제공하는 상보형 출력 트랜지스터(T10, T16)와 동일한 전도형의 트랜지스터들을 구비하는 것을 특징으로 하는 반전 증폭기.
  3. 제 1 항에 있어서, 상기 각각의 독립된 음귀환 회로(320, 322)는 귀환을 제공하는 상보형 출력 트랜지스터(T4, T1)와 서로 상반된 전도형의 트랜지스트들을 구비하는 것을 특징으로 하는 반전 증폭기.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제1 및 제 2 상보형 출력 트랜지스터들은 한 게이트, 드레인 및 소오스를 각각 갖는 제1 및 제 2 전계 효과 트랜지스터(T4, T1)들이고 ; 상기 드레인들은 제1 및 제 2 전계 효과 트랜지스터들의 제 2 출력들을 정의하면서 그들 드레인들과 함께 반전 증폭기(300)의 출력 단자(314)에 접속되고 ; 상기 소오스들은 제1 및 제 2 전계 효과 트랜지스터들의 제 1 출력들을 정의하면서 제1 및 제 2 저항기들의 제 1 단자들에 접속되고 ; 상기 반전 증폭기는 반전 증폭기의 한 입력 단자(306)와 그 게이트들 사이에 각각 접속된 제1 및 제2ac 결합 수단(C1, C2)들을 구비하며 ; 상기 제1(320) 및 제2(322) 독립된 음귀환 회로들 각각은 상기 제1 및 제 2 전계 효과 트랜지스터들의 게이트 전압들을 독립적으로 설정하기 위해 출력 단자와 게이트들 사이에 각각 접속되어 있는 것을 특징으로 하는 반전 증폭기.
  5. 제 4 항에 있어서, 상기 제 1 독립된 음귀환 회로(320)는 한 게이트와 제1 및 제 2 출력들을 각각 갖는 제3 및 제 4 전계 효과 트랜지스터(T3, T2)들을 구비하고, 상기 제 2 독립된 음귀환 회로(322)는 한 게이트와 제1 및 제 3 출력을 갖는 제5 및 제 6 전계 효과 트랜지스터(T5, T6)들을 포함하고 ; 상기 제 2 전계 효과 트랜지스터(T3)의 게이트 및 제 1 출력은 제 1 전계 효과 트랜지스터(T4)의 제 2 출력 및 게이트에 각각 결합되고 ; 상기 제 5 전계 효과 트랜지스터(T5)의 게이트 및 제 1 출력은 제 2 전계 효과 트랜지스터(T1)의 제 2 출력 및 게이트에 각각 결합되며 ; 상기 제1 및 제2ac 결합 수단들은 각각 커패시터(C1, C2)가 되는 것을 특징으로 하는 반전증폭기.
  6. 제 5 항에 있어서, 상기 제 1 독립된 음귀환 회로(422)는 제 3 저항기(R40)을 구비하고 ; 상기 제 2 독립된 음귀환 회로(424)는 제 4 저항기(R30)을 구비하고 ; 상기 제 3 저항기는 제 1 단자(412)를 통해 제 4 단계 효과 트랜지스터(T12)의 제 2 출력에 접속되고 ; 상기 제 4 저항기는 제 1 단자(414)를 통해 제 6 전계효과 트랜지스터(T20)의 제 2 출력에 접속되고 ; 상기 제3 및 제 4 단계 효과 트랜지스터(T14, T12)들은 제 1 전계효과 트랜지스터(T10)와 동일한 전도형으로 되어 있고, 상기 제5 및 제 6 전계 효과 트랜지스터(T18, T20)들은 제 2 전계 효과 트랜지스터(T16)와 동일한 전도형으로 되어 있는 것을 특징으로 하는 반전증폭기.
  7. 제 6 항에 있어서, 상기 제1(R20) 및 제4(R30) 저항기들의 제 2 단자들과 상기 제 3 전계 효과 트랜지스터(T14)의 제 2 출력은 함께 제 1 공급 전압 단자(404)에 접속되고 ; 상기 제2(R10) 및 제3(R40) 저항기들의 제 2 단자들과 상기 제 5 단계 효과 트랜지스터(T18)의 제 2 출력은 함께 제 2 공급 전압 단자(402)에 접속된 것을 특징으로 하는 반전 증폭기.
  8. 제 5 항에 있어서, 상기 제 1 저항기(R2)의 제 2 단자는 상기 제3 및 제 6 전계 효과 트랜지스터(T3, T6)의 제 1 출력과 제 1 전압 공급 단자(304)에 접속되고 ; 상기 제 2 저항기(R1)의 제 2 단자는 상기 제4 및 제 5 전계 효과 트랜지스터(T2, T5)의 제 2 출력들과 제 2 전압 공급 단자(302)에 접속된 것을 특징으로 하는 반전 증폭기.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 전계 효과 트랜지스터들, 캐패시터들 및 저항기들은 공통 반도체 기판(몸체)상에 형성되고, 상기 저항기는 음의 온도 계수를 갖는 것을 특징으로 하는 반전 증폭기.
  10. 제 9 항에 있어서, 상기 저항기들은 폴리실리콘으로 형성되고, 상기 반도체 기판을 실리콘이며, 상기 전계 효과 트랜지스터들은 MOS(금속-산화물-실리콘)형의 전계 효과 트랜지스터들인 것을 특징으로 하는 반전 증폭기.
  11. 제 5 항 또는 제 6 항에 있어서, 상기 제3 및 제 5 전계 효과 트랜지스터(T3, T5)의 제 1 출력들은 소오스이면서, 제 2 출력들은 드레인이고 ; 상기 제4 및 제 6 전계 효과 트랜지스터(T2, T6)들의 제 1 출력들은 드레인이면서, 제 2 출력들은 소오스이고 ; 상기 제 3 전계효과 트랜지스터(T3)의 소오스는 상기 제 4 전계 효과 트랜지스터(T2)의 드레인 및 게이트에 접속되고 ; 상기 제 5 전계 효과 트랜지스터(T5)의 소오스는 상기 제 6 전계 효과 트랜지스터(T6)의 드레인 및 게이트에 접속된 것을 특징으로 하는 반전 증폭기.
  12. 제1(T4) 및 제2(T1) 상보형 출력 트랜지스터들을 구비하는 반전 증폭기에 있어서, 상기 상보형 출력트랜지스터들의 동작 전압들을 독립적으로 제어하기 위하여 상기 제1 및 제 2 상보형 출력 트랜지스터들에 각각 접속된 제1(320) 및 제2(322) 독립된 음귀한 회로를 포함하고 ; 상기 각각의 독립된 음귀한 회로는 한 증폭기 출력 신호 진폭의 상단부 및 하단부에서 실질적으로 동일한 감도 제어를 얻기 위하여 그들 각각의 상보형 출력 트랜지스터들에 관련하여 물리적으로 균형을 이루는 트랜지스터회로(T2, T3, T5 및 T6)를 구비하며, 상기 상보형 출력 트랜지스터들의 제 1 출력들은 제1(Vdd) 및 제 2 전압원에 각각 접속된 것을 특징으로 하는 반전 증폭기.
  13. 제 1 항의 반전증폭기로 한 입력(306) 및 출력(314)을 갖는 반전 증폭기(300) ; 한 입력(24) 및 출력(22)을 구비하는 동조 회로(14) ; 상기 반전 증폭기의 입력을 동조 증폭기의 입력에 결합하기 위한 제 1 수단과 ; 동조회로의 출력을 집적 증폭기의 입력에 결합하기 위해 제 2 수단을 포함하는 발진 회로.
  14. 제13항의 반전증폭기로 한 입력(306) 및 출력(314)을 갖는 반전증폭기(300) ; 한 입력(24) 및 출력(22)을 구비하는 동조 회로(14) ; 상기 반전 증폭기의 입력을 동조 증폭기의 입력에 결합하기 위한 제 1 수단과 ; 동조회로의 출력을 집적 증폭기의 입력에 결합하기 위한 제 2 수단을 포함하는 발진 회로.
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