TWI236764B - Bias circuit and method of producing semiconductor device - Google Patents

Description

1236764 (1) 玖、發明說明 【發明所屬之技術領域】 本發明關於裝在用於無線弄 組的偏壓電路，和製造偏壓電路 【先前技術】 在無線發送器的功率放大器 電話發送器的功率放大器模組， 體（FET )的偏流設爲預定値。 性能之功率加入效率、失真特性 爲決定FET的操作電壓和 閘極。偏壓電路由電阻分割送自 但當FET臨限電壓變化時，缺 壓，則操作電流不恆定。 再者，完成FET後調整閘 電阻微調，因而有微調時間增加 點。 日本特開N 〇 · 9 - 2 8 3 7 1 0揭 路。使用與FET通道相同結構 此方式在半導體基板形成配合臨 偏壓調整電路尺寸並劇降偏壓調 歸納本發明要解決的問題， 的薄片電阻變成Μ Ω至G Ω的等 電路。這是因爲送到閘極的電壓 統發送器之功率放大器模 半導體裝置的方法。 [模組，詳言之，用於行動 做爲放大元件之場效電晶 這是決定功率放大器模組 等的重要因素。 操作電流，偏壓電路接到 閘極偏壓供應端的電壓。 點是若由恆定電阻分割電 極偏壓，但各電晶體需要 和偏壓電路面積變大的缺 露克服上述缺點的偏壓電 的元件做爲電阻。若能以 限電壓的電阻，則可降低 整的時間和勞力。 若臨限電壓變正，則通道 級。此電阻不能用於偏壓 爲0 V時，強化模式電晶 (2) 1236764 體的通道不使電流通過。 詳言之，爲降低功率消耗，對用於功率放大器的電晶 體，有製造強化模式電晶體的強烈需求，使臨限電壓爲正 的，當閘極電壓爲〇v時，降低關閉電流。 因此，尋求即使臨限電壓爲正的也可使用並可使偏流 恆定的偏壓電路。 【發明內容】 本發明的目標是提供即使電晶體臨限電壓變化也可保 持偏流恆定的偏壓電路。 本發明另一是提供在與電晶體相同的基板上製造可產 生偏壓電路之半導體裝置的方法，即使電晶體臨限電壓變 化，也可保持偏流恆定。 爲達成上述目標，依據本發明第一觀點，提供偏壓電 路，包括：電晶體，形成於基板，具有閘極、源極、汲 極；偏壓調整電路，具有分割送自偏壓供應線之電壓的分 阻電路，產生施於電晶體閘極與參考電位節點間的電壓； 偏壓調整電路具有接在偏壓供應線與電晶體閘極間的第一 電阻元件和接在電晶體閘極與參考電位節點間的第二電阻 元件；第一電阻元件形成於同一基板，其電阻値隨電晶體 臨限電壓改變而變。 本發明的偏壓電路具有電阻元件，其電阻値配合電壓 供應線與閘極間之電晶體的臨限値。即使電晶體臨限値變 化，電阻値也隨臨限値改變而變。也就是說，當臨限値增 (3) 1236764 加時’電阻値減少，偏壓由分阻調整而增加。當臨限値減 少時’電阻値增加，偏壓由分阻調整而減少。 依據本發明第二觀點，提供製造半導體裝置的方法， 一半導體基板形成電阻元件以分阻送自偏壓供應線的 « ® 1設定偏壓及具有供以偏壓之閘極的接面型電晶體， &括下列步驟：在半導體基板形成第一傳導型通道層；將 第二傳導型雜質射入通道層的上層，形成接面型電晶體的 閘極區和電阻元件的電阻區。 本發明之製造半導體裝置的方法中，第二傳導型雜質 射入接面型電晶體通道層的上層以形成閘極區，同時第二 傳導型雜質射入電阻元件區以形成電阻區。電阻區的深度 與接面型電晶體閘極區相同。電阻區深度影響電阻元件電 阻値和電晶體臨限値，所以電阻値配合電晶體臨限値的電 阻兀件產生於同一基板上。 本發明之偏壓電路的優點是即使電晶體臨限電壓變化 也可保持偏流恆定。因此，由於偏壓電路產生在與電晶體 相同的基板上，故可實現小型偏壓電路。 再者’依據本發明之製造半導體裝置的方法，即使電 晶體臨限電壓改變，可保持偏流恆定的偏壓電路也可產生 在與電晶體相同的基板上。 【實施方式】 以下參考圖式來解釋偏壓電路和製造半導體裝置的方 法。 -6 - 1236764 (4) 圖1是本實施例之設有偏壓電路之功率放大器模組實 例的圖。 功率放大器模組可具有數個FET，但本實施例中，顯 示單一 FET 1。功率放大器模組也有在節點ND1接到FET 】之閘極端G的偏壓電路2、接在偏壓電路2之節點N D1 與輸入端T1間的匹配電路3、接在FET 1之汲極端D與 輸出端T2間的匹配電路4、接在FET 1之源極端S與地 GND間的匹配電路5。 偏壓電路2由在閘極偏壓供應端T3與地GND間的電 阻元件R1和電阻元件R2組成。電阻元件R1與電阻元件 R2間的節點ND1接到FET 1的閘極端G。通常，微調電 阻用於電阻元件R ]或電阻元件R2。但本實施例中，不用 微調電阻。而是電阻元件R1的電阻値隨FET 1的臨限値 改變而變。FET汲極端D接到電源供應端T4。連接閘極 偏壓供應端T 3和電阻元件R 1的線對應於本發明的電壓 供應線。 上述功率放大器模組中，高頻信號經由輸入端T】和 匹配電路3送到F E T 1的閘極端G。根據送自閛極偏壓供 應端T3的正電壓，偏壓電路2設定送到閘極端G的閘極 偏壓。F E T ]在操作點放大閘極偏壓，輸出含有高頻分量 的偏流至匹配電路4。匹配電路4匹配阻抗，再經由輸出 端T 2輸出放大的高頻信號。 本實施例的偏壓電路2具有將正比於FET 1之臨限電 壓的偏壓送到節點N D 1的功能。詳言之，形成偏壓電路2 -7- (5) 1236764 一部分的電阻元件R1由FET 1相同的製程產生在j：ET I 的晶片’其電阻値對應於F E T〗的臨限電壓。電阻元件 R2也最好形成於與FET〗相同的基板上。 圖2是形成於同一晶片上之F Ε Τ 1和電阻元件R 1的 剖面圖。圖2顯示F Ε Τ，由在磊晶基板允許晶格失配以實 現高電子移動率的假型高電子移動率電晶體（ΡΗΕΜΤ )和 使用ΡΗΕΜΤ磊晶生長基板所製的電阻元件組成。本實施 例使第一傳導型爲η型，第二傳導型爲ρ型。 經由不加雜質之 GaAs的緩衝層1 2，半絕緣單晶 GaAs基板1 1形成有III-V族化合物半導體的障壁層1 3。 障壁層13由0.2至0.3含量比之含有A1之AlGaAs 混合晶體的半導體組成，包括依序疊在緩衝層1 2側之不 含雜質約 200 nm厚的高阻區13a、含有約1至 2 X 10 ]2/cm2高濃度之矽做爲η型雜質約4 nm厚的載子供應 區1 3 b、不含雜質約2 nm厚的高阻區1 3 c。障壁層1 3上 形成通道層1 4。 通道層1 4由能帶隙比障壁層1 3窄的半導體組成，如 0.1至0.2含量比之含有銦之InGaAs混合晶體的半導體。 因此，通道層]4從障壁層1 3的載子供應區I 3 b和高阻障 壁層1 5的載子供應區〗5 b供以載子。通道層1 4上形成障 壁層]5。 類似障壁層1 3，障壁層]5由0 · 2至〇 · 3含量比之含 有A】之A】GaAs混合晶體的半導體組成，包括依序疊在 通道層]4側之不含雜質約2 nm厚的高阻區]5a、含有約 - 8- (6) 1236764 1至2 x 1 0I2/cm2高濃度之矽做爲n型雜質約4 nm厚的載 子供應區〗5b、不含雜質約70至200 nm厚的高阻區 1 5c 〇 高阻區1 5 c掺以Zn或其他p型雜質與通道層1 4相距 至少1 0 nm，形成p型雜質區]7a和1 7b。p型雜質區 (閘極區）17a形成接面型電晶體FET 1的閘極，而p型 雜質區（電阻區）]7b形成電阻元件R1。如後述，由氣相 擴散或離子植入經由設在形成於障壁層1 5表面之絕緣膜 16之預定位置的孔徑來掺雜，形成p型雜質區17a和 ]7b ° 高阻區1 5 c的表面上形成約3 00 nm厚之氮化矽的絕 緣膜I 6和]9。絕緣膜1 6和1 9形成露出p型雜質區1 7b 之表面的孔徑。再者，絕緣膜1 6和1 9上設有一對電極 20，經由孔徑接到p型雜質區17b。電極20最好是能與p 型雜質區1 7b形成歐姆接觸的金屬，其與障壁層]5的反 應深度比P型雜質區I 7b淺。因此，電極20由依序疊在 基板側之5 0 n m厚的欽、5 0 n m厚的銷、2 0 0 n m厚的金形 成。 絕緣膜1 6形成露出p型雜質區1 7a的孔徑，孔徑中 形成接到P型雜質區1 7 a的閘極1 8。閘極1 8由依序疊在 基板側的鈦、鉑、金形成。 絕緣膜]6和]9設成適當間隔，二孔徑露出障壁層 1 5。這些孔徑形成做爲源極或汲極的一對電極2 1。電極 2 ]由依序堆疊並合金的金-鍺、鎳、金形成，與障壁層1 5 -9- (7) 1236764 形成歐姆接觸。 雖未顯示，但電阻元件R2形成於與接面型電晶體 FET 1和電阻元件R 1相同的基板上。使用通道層1 4或金 屬薄膜可形成電阻元件R2。 接著，參考圖3A至3H來解釋圖2之製造半導體裝 置的方法。· 如圖3 A，G a A s組成的基板1 1具有磊晶生長之不含 雜質的GaAs層以形成緩衝層12。緩衝層12具有依序磊 晶生長之不含雜質的AlGaAs層、含有矽做爲雜質的η型 AlGaAs層、不含雜質的 AlGaAs層，形成疊在一起之局 阻區1 3 a、載子供應區1 3 b、高阻區]3 c組成的障壁層 1 3 〇 接著，障壁層1 3具有磊晶生長之不含雜質的InGaAs 層以形成通道層14。再者’通道層14具有依序嘉晶生長 之不含雜質的AlGaAs層、含有砂做爲雜質的n型 AIGaAs層、不含雜質的AlGaAs層，形成疊在一起之高 阻區1 5 a、載子供應區1 5 b、高阻區1 5 c組成的障壁層 1 5 - 接著，如圖3 B，氮化矽由化學氣相沉積（C V D )形 成絕緣膜1 6。 接著，如圖3 C，抗蝕劑形成圖形，反應離子f虫刻 (RIE )除去絕緣膜]6在形成電阻元件之區域和形成FET 閘極之區域的部分。接著’除去抗蝕劑。因此’絕_月吴 ]6形成孔徑]6 a和]6 b。 -10- 1236764 (8) 接著，如圖3D，基板加熱至600。(：，形成p型雜質 的Zn在絕緣膜1 6的孔徑1 6 a和1 6 b氣相擴散，在障壁層 1 5形成恆定深度的p型雜質區1 7 a和1 7 b。離子植入可掺 雜P型雜質。但在此情形，由於須進行高溫熱處理以活化 掺雜的雜質，故氣相擴散較好。在氣相擴散的情形，擴散 深度由時間控制。 接著，如圖3 E，抗蝕劑形成孔徑1 6 a，沉積做爲閘極 金屬之Ti/Pt/A·□的堆疊膜，在閘極部除外的區域由剝離 法除去以形成閘極1 8。因此，絕緣膜1 6的孔徑1 6 a形成 接到P型雜質區1 7 a的閘極1 8。閘極1 8對應於圖1的閘 極端G。 接著，如圖3F，晶圓上由CVD沉積氮化矽以形成絕 緣膜]9。 然後，如圖3 G，使用抗鈾劑，電阻元件電極形成區 的絕緣膜1 9由蝕刻形成孔徑。包含孔徑的絕緣膜整體表 面具有依序沉積的Ti、Pt、Αυ。抗蝕劑和不要的金屬由 剝離法除去，因此形成接到Ρ型雜質區1 7 b的一對電極 20 ° 接著，如圖3 Η，具有孔徑的抗蝕劑圖形形成於二電 極部以形成源極或汲極，再由鈾刻除去絕緣膜I 6和]9在 二電極部的部分。結果，絕緣膜]6和]9形成露出障壁層 1 5的二孔徑1 9 a。 在下列步驟，雖留下抗蝕劑圖形，但整體表面由氣相 沉積依序形成AuGe合金、Ni ' Α·υ以形成金屬層。剝離 -11 - 1236764 (9) 法除去抗鈾劑圖形和金屬層的不要部分，只在電極形 留下金屬層。例如’金屬層由約4 0 〇。C熱處理形成悔 極和汲極的二電極2 ]。因此，產生圖1的半導體。 上述接面型PHEMT (JPHEMT)構成的FE 丁形 於通道之傳導型（η型）的p型雜質區i7a，因而通 ]4之半導體與做爲閘極之p型雜質區17a間的內建 Φ bi變大，可進行正電源操作。再者，具有上述組 JPHEMT中，p型雜質區17a與通道層14的距離愈小 通道層14之半導體與p型雜質區間的內建電任 愈大’因而臨限電壓在正向變大。也就是說，臨限電 僅取決於通道的濃度或深度，還有p型雜質區1 7 a的 或深度。 另一方面，與p型雜質區17a同時形成且構成電 件的p型雜質區17b其電阻隨p型雜質區i7a的擴散 降低。 歸納上述，根據p型雜質區擴散深度之FE T 1的 電壓V th和電阻元件R1的電阻値有圖4的關係。 4，當F E T臨限電壓因p型雜質區]7 a的擴散變化而 時，P型雜質區1 7b所構成之電阻元件R 1的薄片電 低。因此，在節點ND 1的偏壓增加，抑制偏流變化。 另一方面，當FET臨限電壓因p型雜質區]7a 散變化而降低時，p型雜質區]7b所構成之電阻元f 的薄片電阻增加。因此，在節點ND ]的偏壓降低， 偏流變化。 •成部 爲源 成異 道層 電位 態的 ，則 :Φ bi 壓不 濃度 阻元 深度 臨限 如圖 增加 阻降 的擴 :R] 抑制 -12- (10) 1236764 在實際生產上述JPHEMT的情形測量FET臨限電壓 和電阻元件R 1的電阻値，因而得到圖5的結果。也就是 說，當FET臨限電壓Vth增加時，電阻元件R1的電阻下 降。 如上述，本實施例的偏壓電路在同一晶片上於FET ] 的閘極偏壓供應端T3與閘極端G間設有匹配FET 1之臨 限電壓的電阻元件 R1。因此，可抑制不同生產批次之 FET 1之臨限値變化造成的偏流變化。 結果，不需微調電阻，可在生產FET 1的步驟形成電 阻元件R 1。因此，可使裝有偏壓電路的功率放大器模組 變小，製造步驟可降低。 詳言之，形成電阻元件R1的P型雜質區17b由形成 接面型FET閘極之p型雜質區I 7a的擴散步驟同時形 成，所以即使擴散步驟的擴散深度在晶圓間不同，也可保 持偏流1亙定。 雖參考在閘極端供以正電壓的強化型FET來解釋本 發明，但同樣可用於將負電壓送到閘極端的情形。因此， 可掌控寬範圍的臨限値。 例如，本發明JFET型電晶體。在此情形，GaAs基板 注以矽成爲η型（第一傳導型）通道。退火活化η型雜 質，再沉積選擇擴散光罩的絕緣膜。形成閘極的部分和形 成配合臨限値之電阻的部分打開，掺以Ζ η的ρ型（第二 傳導型）雜質。當臨限値變正時，電阻變小。因電阻用於 電晶體偏壓電路，故即使臨限電壓改變，也可保持偏流恆 -13- (11) 1236764 定。 再者，基板π不限於GaAs，也可爲InP基基板。在 此情形，通道層1 4使用In As基半導體，障壁層1 3和1 5 使用能帶隙大於通道層1 4的半導體。 本發明得由熟悉技藝之人任施匠思而爲諸般修飾，然 皆不脫如申請專利範圍所欲保護者。 【圖式簡單說明】 圖1是本發明之實施例之設有偏壓電路之功率放大器 模組組態實例的圖； 圖2是形成於同一晶片上之FET和電阻元件的剖面 圖； 圖3A至3H是本實施例之製造半導體裝置的方法之 步驟的剖面圖； 圖4顯示FET臨限値與偏壓電路電阻値的關係； 圖5顯示伴隨FET臨限値變化之偏壓電路的實際測 量電阻値變化。 【符號說明】 1 場效電晶體 2 偏壓電路 3 匹配電路 4 匹配電路 5 匹配電路 -14 - (12)1236764 11 基板 12 緩衝層 13 障壁層 13a ®阻區 13b 載子供應區 13c 高阻區 14 通道層 15 高阻障壁層 15a 局阻區 1 5b 載子供應區 15c ®阻區 16 絕緣膜 17a Ρ型雜質區 17b Ρ型雜質區 18 閘極 1 9 絕緣膜 20 電極 2 1 電極 16a 孔徑 16b 孔徑

- 15-

Claims (1)

1236764 (1) 拾、申請專利範圍 1. 一種偏壓電路，包括： 電晶體，形成於基板上，具有閘極、源極、汲極； 偏壓調整電路，具有分割送自偏壓供應線之電壓的分 阻電路，產生施於電晶體閘極與參考電位節點間的電壓’ 偏壓調整電路具有接在偏壓供應線與電晶體閘極間的 第一電阻元件和接在電晶體閘極與參考電位節點間的第二 電阻元件； 第一電阻元件形成於同一基板，其電阻値隨電晶體臨 限電壓改變而變。 2 ·如申請專利範圍第1項的偏壓電路，其中電晶體 是具有第一傳導型通道和第二傳導型閘極的接面型電晶 體，第一電阻元件形成於第二傳導型半導體區。 3· —種製造半導體裝置的方法，在同一半導體基板 形成電阻元件以分阻送自偏壓供應線的電壓並設定偏壓及 具有供以偏壓之閘極的接面型電晶體，包括下列步驟： 在半導體基板形成第一傳導型通道層； 將第二傳導型雜質射入通道層的上層，形成接面型電 晶體的閘極區和電阻元件的電阻區。 4 ·如申請專利範圍第3項之製造半導體裝置的方 法，其中在噴射第二傳導型雜質的步驟，第二傳導型雜質 由氣相擴散射入通道層的上層。