JP2001352043A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Abstract
(57)【要約】
【課題】 ヘテロ系デバイス及び抵抗素子をモノリシッ
クに形成する際、ヘテロ系デバイスのチャネル濃度とは
無関係に自由にそのシート抵抗値を設計することを可能
にし、所望の高シート抵抗を実現して、装置の小型化に
寄与することができる半導体装置及びその製造方法を提
供することを目的とする。 【解決手段】 例えば半絶縁性ＧａＡｓ基板１１上に、
ＨＥＭＴの能動層を構成するＧａＡｓバッファ層１２、
チャネル層１３、スペーサ層１４、電子供給層１５、障
壁層１６が順に積層されている。また、抵抗素子形成領
域の障壁層１６上には、ＺｎなどのＰ型不純物が添加さ
れている抵抗層１７が形成されている。このため、抵抗
素子の抵抗層１７のシート抵抗値は、ＨＥＭＴのチャネ
ル層１３とは無関係に、抵抗層１７の層厚と添加するＰ
型不純物の濃度によって決定され、任意のシート抵抗が
得られるように独立に設計することが可能になる。
クに形成する際、ヘテロ系デバイスのチャネル濃度とは
無関係に自由にそのシート抵抗値を設計することを可能
にし、所望の高シート抵抗を実現して、装置の小型化に
寄与することができる半導体装置及びその製造方法を提
供することを目的とする。 【解決手段】 例えば半絶縁性ＧａＡｓ基板１１上に、
ＨＥＭＴの能動層を構成するＧａＡｓバッファ層１２、
チャネル層１３、スペーサ層１４、電子供給層１５、障
壁層１６が順に積層されている。また、抵抗素子形成領
域の障壁層１６上には、ＺｎなどのＰ型不純物が添加さ
れている抵抗層１７が形成されている。このため、抵抗
素子の抵抗層１７のシート抵抗値は、ＨＥＭＴのチャネ
ル層１３とは無関係に、抵抗層１７の層厚と添加するＰ
型不純物の濃度によって決定され、任意のシート抵抗が
得られるように独立に設計することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に半導体基板上に例えばＦＥＴ（Fi
eld Effect Transistor ；電界効果トランジスタ）等の
能動素子及び抵抗素子がモノリシック（monolithic）に
形成されている半導体装置及びその製造方法に関するも
のである。
製造方法に係り、特に半導体基板上に例えばＦＥＴ（Fi
eld Effect Transistor ；電界効果トランジスタ）等の
能動素子及び抵抗素子がモノリシック（monolithic）に
形成されている半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】近年、携帯電話などの移動体通信システ
ムにおいて、端末機器の小型化及び低消費電力化が強く
求められている。そのため、送受信系のＲＦ（高周波）
回路に用いられている様々なＭＭＩＣ（Monolithic Mic
rowave Integrated Circuit ）についても当然に小型
化、低消費電力化の要求が強まっている。その中でも特
に送信用パワーアンプは、前述した要求に加え、デバイ
ス特性として、高効率、高利得、低歪といった特性も要
求される。
ムにおいて、端末機器の小型化及び低消費電力化が強く
求められている。そのため、送受信系のＲＦ（高周波）
回路に用いられている様々なＭＭＩＣ（Monolithic Mic
rowave Integrated Circuit ）についても当然に小型
化、低消費電力化の要求が強まっている。その中でも特
に送信用パワーアンプは、前述した要求に加え、デバイ
ス特性として、高効率、高利得、低歪といった特性も要
求される。
【０００３】例えばＨＥＭＴ（High Electron Mobility
Transistor ；高電子移動度トランジスタ）に代表され
るヘテロ系デバイスは、その優れた高周波特性から従来
のデバイスであるＭＥＳＦＥＴ（Metal Semiconductor
FET ）やＪＦＥＴ（JunctionFET）と比較して、効率
性、利得性、歪特性において優れているため、これから
のＭｌＭＩＣの主流デバイスになりつつある。従って、
ヘテロ系デバイスを用いたＭＭＩＣにおける小型化、低
消費電力化がこれからの大きな課題となってきている。
Transistor ；高電子移動度トランジスタ）に代表され
るヘテロ系デバイスは、その優れた高周波特性から従来
のデバイスであるＭＥＳＦＥＴ（Metal Semiconductor
FET ）やＪＦＥＴ（JunctionFET）と比較して、効率
性、利得性、歪特性において優れているため、これから
のＭｌＭＩＣの主流デバイスになりつつある。従って、
ヘテロ系デバイスを用いたＭＭＩＣにおける小型化、低
消費電力化がこれからの大きな課題となってきている。
【０００４】ところで、ＨＥＭＴ等のヘテロ系デバイス
は、ＭＥＳＦＥＴ等と異なり、半絶縁性基板上に能動層
をエピタキシャル成長させたエピタキシャル基板を使用
するため、ＩＣ（Integrated Circuit；集積回路）の製
造過程において不純物をイオン注入し、その注入した不
純物イオンを活性化するためのアニール処理を行うこと
ができないというデメリットがある。そのため、同一半
導体基板上に抵抗素子をモノリシックに作製する場合に
は、ＭＥＳＦＥＴを用いたＩＣのように不純物イオン注
入工程によって抵抗層を形成するという方法を採ること
ができない。
は、ＭＥＳＦＥＴ等と異なり、半絶縁性基板上に能動層
をエピタキシャル成長させたエピタキシャル基板を使用
するため、ＩＣ（Integrated Circuit；集積回路）の製
造過程において不純物をイオン注入し、その注入した不
純物イオンを活性化するためのアニール処理を行うこと
ができないというデメリットがある。そのため、同一半
導体基板上に抵抗素子をモノリシックに作製する場合に
は、ＭＥＳＦＥＴを用いたＩＣのように不純物イオン注
入工程によって抵抗層を形成するという方法を採ること
ができない。
【０００５】従って、ヘテロ系デバイスの代表であるＨ
ＥＭＴと抵抗素子とがモノリシックに形成されている従
来の半導体装置は、図８の概略断面図に示されるように
構成されている。即ち、例えば半絶縁性ＧａＡｓ基板３
１上に、不純物の添加されていないＧａＡｓバッファ層
３２を介して、チャネル層３３、スペーサ層３４、電子
供給層３５、障壁層３６が順に積層されている。また、
この障壁層３６の上には、例えばＳｉＮ膜（シリコン窒
化膜）からなる絶縁膜３７が堆積されている。
ＥＭＴと抵抗素子とがモノリシックに形成されている従
来の半導体装置は、図８の概略断面図に示されるように
構成されている。即ち、例えば半絶縁性ＧａＡｓ基板３
１上に、不純物の添加されていないＧａＡｓバッファ層
３２を介して、チャネル層３３、スペーサ層３４、電子
供給層３５、障壁層３６が順に積層されている。また、
この障壁層３６の上には、例えばＳｉＮ膜（シリコン窒
化膜）からなる絶縁膜３７が堆積されている。
【０００６】ここで、チャネル層３３の材料としては、
例えばＧａＡｓやＧａＩｎＡｓが用いられる。また、ス
ペーサ層３４、電子供給層３５、障壁層３６の材料とし
ては、チャネル層３３の材料に格子整合し、かつチャネ
ル層３３の材料よりもバンドギャップが大きい材料、例
えばＡｌＧａＡｓやＧａＩｎＰが広く用いられる。ま
た、電子供給層３５には、Ｎ型不純物、例えばＳｉが添
加されている。そして、このような構造により、チャネ
ル層３３とスペーサ層３４との界面には、相対的にバン
ドギャップの大きい電子供給層３５から供給された２次
元電子ガスが発生する。
例えばＧａＡｓやＧａＩｎＡｓが用いられる。また、ス
ペーサ層３４、電子供給層３５、障壁層３６の材料とし
ては、チャネル層３３の材料に格子整合し、かつチャネ
ル層３３の材料よりもバンドギャップが大きい材料、例
えばＡｌＧａＡｓやＧａＩｎＰが広く用いられる。ま
た、電子供給層３５には、Ｎ型不純物、例えばＳｉが添
加されている。そして、このような構造により、チャネ
ル層３３とスペーサ層３４との界面には、相対的にバン
ドギャップの大きい電子供給層３５から供給された２次
元電子ガスが発生する。
【０００７】また、この半導体装置のＨＥＭＴ形成領域
においては、絶縁膜３７に設けられた接続孔に、ソース
電極３８ａ及びドレイン電極３８ｂ並びにゲート電極３
９が形成されている。ここで、ソース電極３８ａ及びド
レイン電極３８ｂは、その形成の際のアロイ工程によっ
てチャネル層３３にまで達する合金化が行わており、図
中に破線で表されるように、それぞれチャネル層３３に
オーミックに接続している。また、ゲート電極３９は、
ソース電極３８ａとドレイン電極３８ｂとの間に位置
し、所定の厚さにリセスされた障壁層３６上に形成され
ている。
においては、絶縁膜３７に設けられた接続孔に、ソース
電極３８ａ及びドレイン電極３８ｂ並びにゲート電極３
９が形成されている。ここで、ソース電極３８ａ及びド
レイン電極３８ｂは、その形成の際のアロイ工程によっ
てチャネル層３３にまで達する合金化が行わており、図
中に破線で表されるように、それぞれチャネル層３３に
オーミックに接続している。また、ゲート電極３９は、
ソース電極３８ａとドレイン電極３８ｂとの間に位置
し、所定の厚さにリセスされた障壁層３６上に形成され
ている。
【０００８】また、この半導体装置の抵抗素子形成領域
においては、絶縁膜３７に設けられた２つの接続孔に、
それぞれ抵抗素子電極４０ａ、４０ｂが形成されてい
る。そして、これら２つの抵抗素子電極４０ａ、４０ｂ
も、それぞれ図中に破線で表されるように、合金化され
てチャネル層３３にオーミックに接続している。
においては、絶縁膜３７に設けられた２つの接続孔に、
それぞれ抵抗素子電極４０ａ、４０ｂが形成されてい
る。そして、これら２つの抵抗素子電極４０ａ、４０ｂ
も、それぞれ図中に破線で表されるように、合金化され
てチャネル層３３にオーミックに接続している。
【０００９】このようにして、ＨＥＭＴと抵抗素子とが
モノリシックに形成されている従来の半導体装置におい
ては、ＨＥＭＴのチャネル層３３と同一構造のチャネル
層３３を、抵抗素子の抵抗層として使用している。即
ち、この抵抗素子は、ＨＥＭＴのキャリアと同様に、チ
ャネル層３３とスペーサ層３４の界面に発生する２次元
電子ガスをキャリアとして用い、２つの抵抗素子電極４
０ａ、４０ｂ間に所定の電圧を印加させて、これらの２
つの抵抗素子電極４０ａ、４０ｂに接続しているチャネ
ル層３３に電流を流す構造になっている。
モノリシックに形成されている従来の半導体装置におい
ては、ＨＥＭＴのチャネル層３３と同一構造のチャネル
層３３を、抵抗素子の抵抗層として使用している。即
ち、この抵抗素子は、ＨＥＭＴのキャリアと同様に、チ
ャネル層３３とスペーサ層３４の界面に発生する２次元
電子ガスをキャリアとして用い、２つの抵抗素子電極４
０ａ、４０ｂ間に所定の電圧を印加させて、これらの２
つの抵抗素子電極４０ａ、４０ｂに接続しているチャネ
ル層３３に電流を流す構造になっている。
【００１０】
【発明が解決しようとする課題】上記のように、ＨＥＭ
Ｔと抵抗素子とがモノリシックに形成されている従来の
半導体装置においては、その抵抗素子の抵抗値が、チャ
ネル層３３とスペーサ層３４の界面に蓄積される２次元
電子ガスの電子濃度、即ち電子供給層３５に添加された
不純物の濃度によって決定される。
Ｔと抵抗素子とがモノリシックに形成されている従来の
半導体装置においては、その抵抗素子の抵抗値が、チャ
ネル層３３とスペーサ層３４の界面に蓄積される２次元
電子ガスの電子濃度、即ち電子供給層３５に添加された
不純物の濃度によって決定される。
【００１１】そして、この電子供給層３６に添加される
不純物の濃度は、ＨＥＭＴ等のトランジスタ特性から設
計されることが一般的であるため、その設計によって決
定されるシート抵抗値を基にして所定の抵抗値をもつ抵
抗素子を設計しなくてはならず、抵抗素子のシート抵抗
を任意に設計することはできない。
不純物の濃度は、ＨＥＭＴ等のトランジスタ特性から設
計されることが一般的であるため、その設計によって決
定されるシート抵抗値を基にして所定の抵抗値をもつ抵
抗素子を設計しなくてはならず、抵抗素子のシート抵抗
を任意に設計することはできない。
【００１２】通常、ＨＥＭＴ等のトランジスタ特性から
設計されるシート抵抗値は、数百〜１ｋΩ／□程度と低
いものであることから、大きな抵抗値をもつ抵抗素子を
設計する場合には、電流経路の長さを長くとらなければ
ならなくなる。そのため、抵抗素子の占める面積が大き
くなり、ＩＣチップの小型化に大きな障害となってしま
う。
設計されるシート抵抗値は、数百〜１ｋΩ／□程度と低
いものであることから、大きな抵抗値をもつ抵抗素子を
設計する場合には、電流経路の長さを長くとらなければ
ならなくなる。そのため、抵抗素子の占める面積が大き
くなり、ＩＣチップの小型化に大きな障害となってしま
う。
【００１３】なお、上記のように、抵抗素子の抵抗層と
してＨＥＭＴのチャネル層３３と同一構造のチャネル層
３３を使用し、ＨＥＭＴのキャリアと同様に、チャネル
層３３とスペーサ層３４の界面に発生する２次元電子ガ
スをキャリアとして用いる構造以外にも、ＨＥＭＴが形
成されている半導体基体上に、金層薄膜からなる抵抗層
が形成されている構造もある。
してＨＥＭＴのチャネル層３３と同一構造のチャネル層
３３を使用し、ＨＥＭＴのキャリアと同様に、チャネル
層３３とスペーサ層３４の界面に発生する２次元電子ガ
スをキャリアとして用いる構造以外にも、ＨＥＭＴが形
成されている半導体基体上に、金層薄膜からなる抵抗層
が形成されている構造もある。
【００１４】しかし、この金層薄膜抵抗層を使用する場
合には、そのシート抵抗値が数１０〜１ｋΩ／□程度と
なり、高シート抵抗を得ることができないため、大きな
抵抗値をもつ抵抗素子を必要とする場合には、ＩＣチッ
プ上に占める抵抗素子の面積が大きくなり、やはりＩＣ
チップの小型化に大きな障害となってしまう。
合には、そのシート抵抗値が数１０〜１ｋΩ／□程度と
なり、高シート抵抗を得ることができないため、大きな
抵抗値をもつ抵抗素子を必要とする場合には、ＩＣチッ
プ上に占める抵抗素子の面積が大きくなり、やはりＩＣ
チップの小型化に大きな障害となってしまう。
【００１５】そこで本発明は、上記事情を鑑みてなされ
たものであり、ヘテロ系デバイス及び抵抗素子がモノリ
シックに形成されている半導体装置及びその製造方法に
おいて、ヘテロ系デバイスのチャネル濃度とは無関係に
自由にそのシート抵抗値を設計することを可能にして、
所望の高シート抵抗を実現し、装置の小型化に寄与する
ことができる半導体装置及びその製造方法を提供するこ
とを目的とする。
たものであり、ヘテロ系デバイス及び抵抗素子がモノリ
シックに形成されている半導体装置及びその製造方法に
おいて、ヘテロ系デバイスのチャネル濃度とは無関係に
自由にそのシート抵抗値を設計することを可能にして、
所望の高シート抵抗を実現し、装置の小型化に寄与する
ことができる半導体装置及びその製造方法を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】上記課題は、以下に述べ
る本発明に係る半導体装置及びその製造方法によって達
成される。即ち、請求項１に係る半導体装置は、半導体
基板上に能動素子及び抵抗素子がモノリシックに形成さ
れている半導体装置であって、半導体基板上に積層され
て形成されたキャリア走行層、キャリア供給層、及び障
壁層と、抵抗素子形成領域の障壁層上に形成された抵抗
層と、この抵抗層を被覆する絶縁膜に開口された接続孔
を介して、抵抗層の両端に接続する抵抗素子電極と、を
有することを特徴とする。
る本発明に係る半導体装置及びその製造方法によって達
成される。即ち、請求項１に係る半導体装置は、半導体
基板上に能動素子及び抵抗素子がモノリシックに形成さ
れている半導体装置であって、半導体基板上に積層され
て形成されたキャリア走行層、キャリア供給層、及び障
壁層と、抵抗素子形成領域の障壁層上に形成された抵抗
層と、この抵抗層を被覆する絶縁膜に開口された接続孔
を介して、抵抗層の両端に接続する抵抗素子電極と、を
有することを特徴とする。
【００１７】このように請求項１に係る半導体装置にお
いては、抵抗素子の抵抗層が、能動素子の能動層を構成
するキャリア走行層、キャリア供給層、及び障壁層とは
別個のレベルに、即ち障壁層上に形成されていることに
より、そのシート抵抗値は、能動素子のチャネル濃度と
は無関係に、抵抗層の層厚や添加する不純物の濃度によ
って自由に決定することが可能になる。このため、従来
の能動素子のキャリア走行層や金属薄膜を抵抗層として
使用する場合と比較すると、より高いシート抵抗が容易
に実現され、抵抗素子の小面積化、延いては半導体装置
の小型化に寄与する。
いては、抵抗素子の抵抗層が、能動素子の能動層を構成
するキャリア走行層、キャリア供給層、及び障壁層とは
別個のレベルに、即ち障壁層上に形成されていることに
より、そのシート抵抗値は、能動素子のチャネル濃度と
は無関係に、抵抗層の層厚や添加する不純物の濃度によ
って自由に決定することが可能になる。このため、従来
の能動素子のキャリア走行層や金属薄膜を抵抗層として
使用する場合と比較すると、より高いシート抵抗が容易
に実現され、抵抗素子の小面積化、延いては半導体装置
の小型化に寄与する。
【００１８】なお、ここで、能動素子の能動層の構成
は、半導体基板上に下から順にキャリア走行層、キャリ
ア供給層、及び障壁層が形成されている場合の他、半導
体基板上に下から順にキャリア供給層、キャリア走行
層、及び障壁層が形成されている場合も含むものとす
る。
は、半導体基板上に下から順にキャリア走行層、キャリ
ア供給層、及び障壁層が形成されている場合の他、半導
体基板上に下から順にキャリア供給層、キャリア走行
層、及び障壁層が形成されている場合も含むものとす
る。
【００１９】また、請求項２に係る半導体装置は、上記
の請求項１に係る半導体装置において、抵抗層のキャリ
アがＰ型キャリア、即ち正孔である構成とすることによ
り、キャリアがＮ型キャリア、即ち電子である場合と比
較すると、その移動度が小さくなるため、高シート抵抗
を実現することが容易になる。
の請求項１に係る半導体装置において、抵抗層のキャリ
アがＰ型キャリア、即ち正孔である構成とすることによ
り、キャリアがＮ型キャリア、即ち電子である場合と比
較すると、その移動度が小さくなるため、高シート抵抗
を実現することが容易になる。
【００２０】また、請求項３に係る半導体装置は、上記
の請求項１に係る半導体装置において、抵抗層がキャリ
ア走行層よりも高いシート抵抗を有している構成とする
ことにより、従来の能動素子のキャリア走行層や金属薄
膜を抵抗層として使用する場合と比較すると、抵抗素子
の小面積化が実現され、半導体装置の小型化に寄与す
る。
の請求項１に係る半導体装置において、抵抗層がキャリ
ア走行層よりも高いシート抵抗を有している構成とする
ことにより、従来の能動素子のキャリア走行層や金属薄
膜を抵抗層として使用する場合と比較すると、抵抗素子
の小面積化が実現され、半導体装置の小型化に寄与す
る。
【００２１】また、請求項４に係る半導体装置の製造方
法は、半導体基板上に能動素子及び抵抗素子をモノリシ
ックに形成する半導体装置の製造方法であって、半導体
基板上に、キャリア走行層、キャリア供給層、及び障壁
層を積層して形成し、更に前記障壁層上に、抵抗層を形
成する第１の工程と、この抵抗層を選択的にエッチング
除去して、抵抗素子形成領域に抵抗層を残存させる第２
の工程と、これら障壁層及び抵抗層の上に、絶縁膜を形
成した後、この絶縁膜に開口した接続孔を介して、抵抗
層の両端に接続する抵抗素子電極を形成する第３の工程
と、を有することを特徴とする。
法は、半導体基板上に能動素子及び抵抗素子をモノリシ
ックに形成する半導体装置の製造方法であって、半導体
基板上に、キャリア走行層、キャリア供給層、及び障壁
層を積層して形成し、更に前記障壁層上に、抵抗層を形
成する第１の工程と、この抵抗層を選択的にエッチング
除去して、抵抗素子形成領域に抵抗層を残存させる第２
の工程と、これら障壁層及び抵抗層の上に、絶縁膜を形
成した後、この絶縁膜に開口した接続孔を介して、抵抗
層の両端に接続する抵抗素子電極を形成する第３の工程
と、を有することを特徴とする。
【００２２】このように請求項４に係る半導体装置の製
造方法においては、抵抗素子の抵抗層を、能動素子の能
動層を構成するキャリア走行層、キャリア供給層、及び
障壁層の形成とは別個に形成する、即ちその能動層の形
成後に、障壁層上に形成することにより、その抵抗層の
シート抵抗値は、能動素子のチャネル濃度とは無関係
に、抵抗層自体の層厚や添加する不純物の濃度によって
自由に決定することが可能になる。このため、従来の能
動素子のキャリア走行層や金属薄膜を用いて抵抗層を形
成する場合と比較すると、より高いシート抵抗が容易に
実現され、抵抗素子の小面積化、延いては半導体装置の
小型化に寄与する。
造方法においては、抵抗素子の抵抗層を、能動素子の能
動層を構成するキャリア走行層、キャリア供給層、及び
障壁層の形成とは別個に形成する、即ちその能動層の形
成後に、障壁層上に形成することにより、その抵抗層の
シート抵抗値は、能動素子のチャネル濃度とは無関係
に、抵抗層自体の層厚や添加する不純物の濃度によって
自由に決定することが可能になる。このため、従来の能
動素子のキャリア走行層や金属薄膜を用いて抵抗層を形
成する場合と比較すると、より高いシート抵抗が容易に
実現され、抵抗素子の小面積化、延いては半導体装置の
小型化に寄与する。
【００２３】なお、ここで、第１の工程における能動素
子の能動層の形成は、半導体基板上に下から順にキャリ
ア走行層、キャリア供給層、及び障壁層を積層して形成
する場合の他、半導体基板上に下から順にキャリア供給
層、キャリア走行層、及び障壁層を積層して形成する場
合も含むものとする。
子の能動層の形成は、半導体基板上に下から順にキャリ
ア走行層、キャリア供給層、及び障壁層を積層して形成
する場合の他、半導体基板上に下から順にキャリア供給
層、キャリア走行層、及び障壁層を積層して形成する場
合も含むものとする。
【００２４】また、請求項５に係る半導体装置の製造方
法は、上記の請求項４に係る半導体装置の製造方法にお
いて、前記第１の工程が、半導体基板上にキャリア走行
層、キャリア供給層、及び障壁層をエピタキシャル成長
させ、更にこの障壁層上に、抵抗層をエピタキシャル成
長させる工程である構成とすることにより、能動素子及
び抵抗素子に必要な全ての能動層及び抵抗層を基本的に
は一回の連続したエピタキシャル成長によって形成する
ことが可能になるため、工程数の増加が抑制され、コス
トの上昇が防止される。
法は、上記の請求項４に係る半導体装置の製造方法にお
いて、前記第１の工程が、半導体基板上にキャリア走行
層、キャリア供給層、及び障壁層をエピタキシャル成長
させ、更にこの障壁層上に、抵抗層をエピタキシャル成
長させる工程である構成とすることにより、能動素子及
び抵抗素子に必要な全ての能動層及び抵抗層を基本的に
は一回の連続したエピタキシャル成長によって形成する
ことが可能になるため、工程数の増加が抑制され、コス
トの上昇が防止される。
【００２５】また、請求項６に係る半導体装置の製造方
法は、上記の請求項４に係る半導体装置の製造方法にお
いて、抵抗層を形成する際に、この抵抗層に所定の濃度
のＰ型不純物を添加する構成とすることにより、抵抗層
のキャリアがＰ型キャリア、即ち正孔になることから、
キャリアがＮ型キャリア、即ち電子である場合と比較す
ると、その移動度が小さくなるため、高シート抵抗の抵
抗層を形成することが容易になる。
法は、上記の請求項４に係る半導体装置の製造方法にお
いて、抵抗層を形成する際に、この抵抗層に所定の濃度
のＰ型不純物を添加する構成とすることにより、抵抗層
のキャリアがＰ型キャリア、即ち正孔になることから、
キャリアがＮ型キャリア、即ち電子である場合と比較す
ると、その移動度が小さくなるため、高シート抵抗の抵
抗層を形成することが容易になる。
【００２６】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１は本発明の一実施
形態に係るＨＥＭＴと抵抗素子とがモノリシックに形成
されている半導体装置を示す概略断面図であり、図２〜
図６はそれぞれ図１に示す半導体装置の製造方法を説明
するための概略断面程工図である。
本発明の実施の形態を説明する。図１は本発明の一実施
形態に係るＨＥＭＴと抵抗素子とがモノリシックに形成
されている半導体装置を示す概略断面図であり、図２〜
図６はそれぞれ図１に示す半導体装置の製造方法を説明
するための概略断面程工図である。
【００２７】図１に示されるように、本実施形態に係る
半導体装置においては、例えば半絶縁性ＧａＡｓ基板１
１上に、ＧａＡｓバッファ層１２を介して、チャネル層
１３、スペーサ層１４、電子供給層１５、及び障壁層１
６が順に積層して形成されている。
半導体装置においては、例えば半絶縁性ＧａＡｓ基板１
１上に、ＧａＡｓバッファ層１２を介して、チャネル層
１３、スペーサ層１４、電子供給層１５、及び障壁層１
６が順に積層して形成されている。
【００２８】ここで、ＧａＡｓバッファ層１２は、不純
物が添加されていない高抵抗層であって、その膜厚は１
〜３μｍ程度である。また、チャネル層１３の材料とし
ては、例えば不純物が添加されていないＧａＡｓやＧａ
ＩｎＡｓ等が用いられる。また、スペーサ層１４、電子
供給層１５、及び障壁層１６の材料としては、チャネル
層１３に格子整合し、かつチャネル層１３よりもバンド
ギャップが大きい材料、例えばＡｌＧａＡｓやＧａＩｎ
Ｐ等が広く用いられる。そして、スペーサ層１４及び障
壁層１６には不純物が添加されておらず、電子供給層１
５には、Ｎ型不純物として例えばＳｉが２〜４×１０18
ｃｍ-3程度に添加されている。
物が添加されていない高抵抗層であって、その膜厚は１
〜３μｍ程度である。また、チャネル層１３の材料とし
ては、例えば不純物が添加されていないＧａＡｓやＧａ
ＩｎＡｓ等が用いられる。また、スペーサ層１４、電子
供給層１５、及び障壁層１６の材料としては、チャネル
層１３に格子整合し、かつチャネル層１３よりもバンド
ギャップが大きい材料、例えばＡｌＧａＡｓやＧａＩｎ
Ｐ等が広く用いられる。そして、スペーサ層１４及び障
壁層１６には不純物が添加されておらず、電子供給層１
５には、Ｎ型不純物として例えばＳｉが２〜４×１０18
ｃｍ-3程度に添加されている。
【００２９】このために、チャネル層１３とスペーサ層
１４との界面には、相対的にバンドギャップの大きい電
子供給層１５から供給された２次元電子ガスが発生し、
蓄積されて、ＦＥＴのチャネルを流れるキャリアとして
機能する。
１４との界面には、相対的にバンドギャップの大きい電
子供給層１５から供給された２次元電子ガスが発生し、
蓄積されて、ＦＥＴのチャネルを流れるキャリアとして
機能する。
【００３０】また、図１の右側に示される抵抗素子形成
領域においては、障壁層１６上に、抵抗層１７が形成さ
れている。そして、この抵抗層１７の材料は、障壁層１
６と同じ材料か又は格子整合するものであって、例えば
ＧａＡｓ、Ａ１ＧａＡｓ、又はＧａＩｎＰ等であり、更
にＰ型不純物として例えばＺｎが添加されている。
領域においては、障壁層１６上に、抵抗層１７が形成さ
れている。そして、この抵抗層１７の材料は、障壁層１
６と同じ材料か又は格子整合するものであって、例えば
ＧａＡｓ、Ａ１ＧａＡｓ、又はＧａＩｎＰ等であり、更
にＰ型不純物として例えばＺｎが添加されている。
【００３１】また、障壁層１６及び抵抗層１７を含む基
体全面には、例えばＳｉＮ膜からなる絶縁膜１８が形成
されている。そして、図１の左側に示されるＨＥＭＴ形
成領域においては、絶縁膜１８に設けられた接続孔に、
例えばＡｕＧｅ合金／Ｎｉ積層膜からなるソース電極１
９ａ及びドレイン電極１９ｂ、並びに例えばＴｉ／Ｐｔ
／Ａｕ積層膜からなるゲート電極２０が形成されてい
る。
体全面には、例えばＳｉＮ膜からなる絶縁膜１８が形成
されている。そして、図１の左側に示されるＨＥＭＴ形
成領域においては、絶縁膜１８に設けられた接続孔に、
例えばＡｕＧｅ合金／Ｎｉ積層膜からなるソース電極１
９ａ及びドレイン電極１９ｂ、並びに例えばＴｉ／Ｐｔ
／Ａｕ積層膜からなるゲート電極２０が形成されてい
る。
【００３２】ここで、ソース電極１９ａ及びドレイン電
極１９ｂは、その形成の際のアロイ処理によってチャネ
ル層１３にまで達する合金化が行わており、図中に破線
で表されるように、それぞれチャネル層１３にオーミッ
クに接続している。また、ゲート電極２０は、ソース電
極１９ａとドレイン電極１９ｂとの間に位置し、所定の
厚さにリセスされた障壁層１６上に形成されている。
極１９ｂは、その形成の際のアロイ処理によってチャネ
ル層１３にまで達する合金化が行わており、図中に破線
で表されるように、それぞれチャネル層１３にオーミッ
クに接続している。また、ゲート電極２０は、ソース電
極１９ａとドレイン電極１９ｂとの間に位置し、所定の
厚さにリセスされた障壁層１６上に形成されている。
【００３３】こうして、キャリアとして機能する２次元
電子ガスが蓄積されているチャネル層１３、このチャネ
ル層１３にオーミックに接続するソース電極１９ａ及び
ドレイン電極１９ｂ、これらのソース電極１９ａ及びド
レイン電極１９ｂに挟まれたチャネル層１３上方に障壁
層１６を介して形成されたゲート電極２０等から構成さ
れるＨＥＭＴが形成されている。
電子ガスが蓄積されているチャネル層１３、このチャネ
ル層１３にオーミックに接続するソース電極１９ａ及び
ドレイン電極１９ｂ、これらのソース電極１９ａ及びド
レイン電極１９ｂに挟まれたチャネル層１３上方に障壁
層１６を介して形成されたゲート電極２０等から構成さ
れるＨＥＭＴが形成されている。
【００３４】また、この半導体装置の抵抗素子形成領域
においては、絶縁膜１８に設けられた２つの接続孔を介
して、抵抗層１７の両端にオーミックに接続する例えば
Ｔｉ／Ｐｔ／Ａｕ積層膜からなる抵抗素子電極２１ａ、
２１ｂが形成されている。こうして、抵抗層１７、この
抵抗層１７の両端にオーミックに接続する２つの抵抗素
子電極２１ａ、２１ｂ等から構成される抵抗素子が形成
されている。なお、図示は省略するが、これらＨＥＭＴ
と抵抗素子との間、その他の能動素子及び受動素子等の
デバイスとの間には、素子間分離が施されている。
においては、絶縁膜１８に設けられた２つの接続孔を介
して、抵抗層１７の両端にオーミックに接続する例えば
Ｔｉ／Ｐｔ／Ａｕ積層膜からなる抵抗素子電極２１ａ、
２１ｂが形成されている。こうして、抵抗層１７、この
抵抗層１７の両端にオーミックに接続する２つの抵抗素
子電極２１ａ、２１ｂ等から構成される抵抗素子が形成
されている。なお、図示は省略するが、これらＨＥＭＴ
と抵抗素子との間、その他の能動素子及び受動素子等の
デバイスとの間には、素子間分離が施されている。
【００３５】このように本実施形態に係るＨＥＭＴと抵
抗素子とがモノリシックに形成されている半導体装置に
おいては、ＨＥＭＴのチャネル層１３とは全く別個に抵
抗素子の抵抗層１７が形成されていることから、この抵
抗素子の抵抗層１７のシート抵抗値は、ＨＥＭＴのチャ
ネル層１３とは無関係に、抵抗層１７の層厚と添加する
Ｐ型不純物としてＺｎの濃度によって決定されるため、
任意のシート抵抗が得られるようにＨＥＭＴとは独立に
設計することが可能になっている。また、Ｐ型不純物を
添加しているため、抵抗層１７のキャリアは正孔とな
り、キャリアが電子の場合に比べて、例えば数ｋΩ／□
以上の高いシート抵抗が容易に得られる。
抗素子とがモノリシックに形成されている半導体装置に
おいては、ＨＥＭＴのチャネル層１３とは全く別個に抵
抗素子の抵抗層１７が形成されていることから、この抵
抗素子の抵抗層１７のシート抵抗値は、ＨＥＭＴのチャ
ネル層１３とは無関係に、抵抗層１７の層厚と添加する
Ｐ型不純物としてＺｎの濃度によって決定されるため、
任意のシート抵抗が得られるようにＨＥＭＴとは独立に
設計することが可能になっている。また、Ｐ型不純物を
添加しているため、抵抗層１７のキャリアは正孔とな
り、キャリアが電子の場合に比べて、例えば数ｋΩ／□
以上の高いシート抵抗が容易に得られる。
【００３６】次に、図１に示す半導体装置の製造方法
を、図２〜図７の概略断面程工図を用いて説明する。な
お、図２〜図７の各図において、その左側にＨＥＭＴ形
成領域を示し、その右側に抵抗素子形成領域を示す。
を、図２〜図７の概略断面程工図を用いて説明する。な
お、図２〜図７の各図において、その左側にＨＥＭＴ形
成領域を示し、その右側に抵抗素子形成領域を示す。
【００３７】先ず、図２に示されるように、例えばＭＯ
ＣＶＤ法（Metal Organic CVD ）法を用いて、半絶縁性
ＧａＡｓ基板１１上に、不純物を添加しないＧａＡｓバ
ッファ層１２、不純物を添加しないＧａＡｓやＧａＩｎ
Ａｓ等からなるチャネル層１３、不純物を添加しないＡ
ｌＧａＡｓやＧａＩｎＰ等からなるスペーサ層１４、Ｎ
型不純物としてＳｉを２〜４×１０18ｃｍ-3程度に添加
したＡｌＧａＡｓやＧａＩｎＰ等からなる電子供給層１
５、不純物を添加しないＡｌＧａＡｓやＧａＩｎＰ等か
らなる障壁層１６、及びＰ型不純物としてＺｎを添加し
たＧａＡｓ、Ａ１ＧａＡｓ、ＧａＩｎＰ等からなる抵抗
層１７を、各層間の格子整合を保持しつつ順にエピタキ
シャル成長させる。なお、このとき、抵抗層１７の層厚
及び添加するＰ型不純物としてＺｎの濃度は、所望のシ
ート抵抗が得られるような層厚及び濃度に設定する。
ＣＶＤ法（Metal Organic CVD ）法を用いて、半絶縁性
ＧａＡｓ基板１１上に、不純物を添加しないＧａＡｓバ
ッファ層１２、不純物を添加しないＧａＡｓやＧａＩｎ
Ａｓ等からなるチャネル層１３、不純物を添加しないＡ
ｌＧａＡｓやＧａＩｎＰ等からなるスペーサ層１４、Ｎ
型不純物としてＳｉを２〜４×１０18ｃｍ-3程度に添加
したＡｌＧａＡｓやＧａＩｎＰ等からなる電子供給層１
５、不純物を添加しないＡｌＧａＡｓやＧａＩｎＰ等か
らなる障壁層１６、及びＰ型不純物としてＺｎを添加し
たＧａＡｓ、Ａ１ＧａＡｓ、ＧａＩｎＰ等からなる抵抗
層１７を、各層間の格子整合を保持しつつ順にエピタキ
シャル成長させる。なお、このとき、抵抗層１７の層厚
及び添加するＰ型不純物としてＺｎの濃度は、所望のシ
ート抵抗が得られるような層厚及び濃度に設定する。
【００３８】次いで、図３に示されるように、所定のレ
ジストパターンをマスクとするエッチング工程により、
ＨＥＭＴ形成領域等の抵抗層１７を選択的にエッチング
除去して、抵抗素子形成領域のみに抵抗層１７を残存さ
せる。
ジストパターンをマスクとするエッチング工程により、
ＨＥＭＴ形成領域等の抵抗層１７を選択的にエッチング
除去して、抵抗素子形成領域のみに抵抗層１７を残存さ
せる。
【００３９】次いで、図４に示されるように、例えばＣ
ＶＤ法を用いて、基体全面に、例えばＳｉＮ膜からなる
絶縁膜１８を堆積して、ＨＥＭＴ形成領域等の障壁層１
６及び抵抗素子形成領域の抵抗層１７等を被覆する。
ＶＤ法を用いて、基体全面に、例えばＳｉＮ膜からなる
絶縁膜１８を堆積して、ＨＥＭＴ形成領域等の障壁層１
６及び抵抗素子形成領域の抵抗層１７等を被覆する。
【００４０】次いで、図５に示されるように、所定のレ
ジストパターンをマスクとするエッチング工程により、
ＨＥＭＴ形成領域における障壁層１６上の絶縁膜１８を
選択的にエッチング除去して、２つの接続孔を開口す
る。続いて、例えばリフトオフプロセスにより、基体全
面に順に蒸着したＡｕＧｅ合金層とＮｉ層との積層膜を
所定の形状にパターニングして、２つの接続孔にそれぞ
れＡｕＧｅ合金／Ｎｉ積層膜からなるソース電極１９ａ
及びドレイン電極１９ｂを形成する。その後、アロイ処
理により、これらＡｕＧｅ合金／Ｎｉ積層膜からなるソ
ース電極１９ａ及びドレイン電極１９ｂをチャネル層１
３にまで達する合金化を行って、図中に破線で表される
ように、それぞれチャネル層１３にオーミックに接続さ
せる。
ジストパターンをマスクとするエッチング工程により、
ＨＥＭＴ形成領域における障壁層１６上の絶縁膜１８を
選択的にエッチング除去して、２つの接続孔を開口す
る。続いて、例えばリフトオフプロセスにより、基体全
面に順に蒸着したＡｕＧｅ合金層とＮｉ層との積層膜を
所定の形状にパターニングして、２つの接続孔にそれぞ
れＡｕＧｅ合金／Ｎｉ積層膜からなるソース電極１９ａ
及びドレイン電極１９ｂを形成する。その後、アロイ処
理により、これらＡｕＧｅ合金／Ｎｉ積層膜からなるソ
ース電極１９ａ及びドレイン電極１９ｂをチャネル層１
３にまで達する合金化を行って、図中に破線で表される
ように、それぞれチャネル層１３にオーミックに接続さ
せる。
【００４１】次いで、図６に示されるように、所定のレ
ジストパターンをマスクとするエッチング工程により、
ソース電極１９ａとドレイン電極１９ｂとに挟まれた絶
縁膜１８を選択的にエッチング除去して、開口部を形成
し、この開口部内に露出する障壁層１６をリセスする。
続いて、例えば蒸着法を用いて、基体全面にＴｉ／Ｐｔ
／Ａｕ積層膜を形成した後、このＴｉ／Ｐｔ／Ａｕ積層
膜を所定の形状にパターニングして、リセスによって所
定の厚さに制御した障壁層１６上に、Ｔｉ／Ｐｔ／Ａｕ
積層膜からなるゲート電極２０を形成する。
ジストパターンをマスクとするエッチング工程により、
ソース電極１９ａとドレイン電極１９ｂとに挟まれた絶
縁膜１８を選択的にエッチング除去して、開口部を形成
し、この開口部内に露出する障壁層１６をリセスする。
続いて、例えば蒸着法を用いて、基体全面にＴｉ／Ｐｔ
／Ａｕ積層膜を形成した後、このＴｉ／Ｐｔ／Ａｕ積層
膜を所定の形状にパターニングして、リセスによって所
定の厚さに制御した障壁層１６上に、Ｔｉ／Ｐｔ／Ａｕ
積層膜からなるゲート電極２０を形成する。
【００４２】次いで、図７に示されるように、抵抗素子
形成領域における抵抗層１７上の絶縁膜１８を選択的に
エッチング除去して、２つの接続孔を開口する。続い
て、例えば蒸着法を用いて、基体全面にＴｉ／Ｐｔ／Ａ
ｕ積層膜を形成した後、このＴｉ／Ｐｔ／Ａｕ積層膜を
所定の形状にパターニングして、２つの接続孔を介して
抵抗層１７の両端に接続する２つの抵抗素子電極２１
ａ、２１ｂをそれぞれ形成する。
形成領域における抵抗層１７上の絶縁膜１８を選択的に
エッチング除去して、２つの接続孔を開口する。続い
て、例えば蒸着法を用いて、基体全面にＴｉ／Ｐｔ／Ａ
ｕ積層膜を形成した後、このＴｉ／Ｐｔ／Ａｕ積層膜を
所定の形状にパターニングして、２つの接続孔を介して
抵抗層１７の両端に接続する２つの抵抗素子電極２１
ａ、２１ｂをそれぞれ形成する。
【００４３】このようにして、半絶縁性ＧａＡｓ基板１
１上に、ＨＥＭＴと共に、抵抗層１７の両端に２つの抵
抗素子電極２１ａ、２１ｂが接続している抵抗素子をモ
ノリシックに形成する。その後、ＨＥＭＴのソース電極
１９ａ、ドレイン電極１９ｂ、ゲート電極２０、及び抵
抗素子の２つの抵抗素子電極２１ａ、２１ｂ、並びに他
の能動素子及び受動素子の電極の間を金属配線によって
結線して、図１に示されるＨＥＭＴと抵抗素子とがモノ
リシックに形成されている半導体装置を完成する。な
お、例えばエピタキシャル層をエッチングする方法やイ
オン注入による方法を用いて、ＨＥＭＴと抵抗素子との
間、更にその他の能動素子及び受動素子等のデバイスと
の間を素子間分離する工程については、従来の場合と同
様であるため、その説明を省略する。
１上に、ＨＥＭＴと共に、抵抗層１７の両端に２つの抵
抗素子電極２１ａ、２１ｂが接続している抵抗素子をモ
ノリシックに形成する。その後、ＨＥＭＴのソース電極
１９ａ、ドレイン電極１９ｂ、ゲート電極２０、及び抵
抗素子の２つの抵抗素子電極２１ａ、２１ｂ、並びに他
の能動素子及び受動素子の電極の間を金属配線によって
結線して、図１に示されるＨＥＭＴと抵抗素子とがモノ
リシックに形成されている半導体装置を完成する。な
お、例えばエピタキシャル層をエッチングする方法やイ
オン注入による方法を用いて、ＨＥＭＴと抵抗素子との
間、更にその他の能動素子及び受動素子等のデバイスと
の間を素子間分離する工程については、従来の場合と同
様であるため、その説明を省略する。
【００４４】以上のように本実施形態によれば、ＨＥＭ
Ｔの能動層を構成するＧａＡｓバッファ層１２、チャネ
ル層１３、スペーサ層１４、電子供給層１５、及び障壁
層１６の形成とは別個に、その障壁層１６上に抵抗素子
の抵抗層１７を形成することにより、この抵抗素子の抵
抗層１７のシート抵抗値は、ＨＥＭＴのチャネル層１３
とは無関係に、抵抗層１７の層厚と添加する不純物の濃
度によって自由に決定することが可能になるため、任意
のシート抵抗が得られるようにＨＥＭＴとは独立に設計
することができる。そして、従来のＨＥＭＴのチャネル
層１３や金属薄膜を抵抗層として形成し使用する場合と
比較すると、より高いシート抵抗を容易に実現すること
ができる。
Ｔの能動層を構成するＧａＡｓバッファ層１２、チャネ
ル層１３、スペーサ層１４、電子供給層１５、及び障壁
層１６の形成とは別個に、その障壁層１６上に抵抗素子
の抵抗層１７を形成することにより、この抵抗素子の抵
抗層１７のシート抵抗値は、ＨＥＭＴのチャネル層１３
とは無関係に、抵抗層１７の層厚と添加する不純物の濃
度によって自由に決定することが可能になるため、任意
のシート抵抗が得られるようにＨＥＭＴとは独立に設計
することができる。そして、従来のＨＥＭＴのチャネル
層１３や金属薄膜を抵抗層として形成し使用する場合と
比較すると、より高いシート抵抗を容易に実現すること
ができる。
【００４５】また、抵抗素子の抵抗層１７に添加する不
純物として例えばＰ型不純物のＺｎを用いることによ
り、抵抗層１７のキャリアは正孔となるために、キャリ
アが電子の場合に比べて、更に数ｋΩ／□以上の高いシ
ート抵抗を容易に得ることができる。従って、抵抗素子
の小面積化、延いては半導体装置の小型化に大いに寄与
することができる。
純物として例えばＰ型不純物のＺｎを用いることによ
り、抵抗層１７のキャリアは正孔となるために、キャリ
アが電子の場合に比べて、更に数ｋΩ／□以上の高いシ
ート抵抗を容易に得ることができる。従って、抵抗素子
の小面積化、延いては半導体装置の小型化に大いに寄与
することができる。
【００４６】また、例えばＭＯＣＶＤ法を用いて、ＨＥ
ＭＴの能動層を構成するＧａＡｓバッファ層１２、チャ
ネル層１３、スペーサ層１４、電子供給層１５、及び障
壁層１６と共に、抵抗素子の抵抗層１７を一回の連続し
たエピタキシャル成長によって形成することが可能にな
るため、工程数の増加を抑制し、コストの上昇を防止す
ることができる。
ＭＴの能動層を構成するＧａＡｓバッファ層１２、チャ
ネル層１３、スペーサ層１４、電子供給層１５、及び障
壁層１６と共に、抵抗素子の抵抗層１７を一回の連続し
たエピタキシャル成長によって形成することが可能にな
るため、工程数の増加を抑制し、コストの上昇を防止す
ることができる。
【００４７】なお、上記実施形態においては、ＨＥＭＴ
の能動層は、半絶縁性ＧａＡｓ基板１１上に、下から順
にＧａＡｓバッファ層１２、チャネル層１３、スペーサ
層１４、電子供給層１５、及び障壁層１６が積層されて
いる構成をなしているが、チャネル層、スペーサ層、及
び電子供給層の積層の順序を逆にして、下から順に電子
供給層、スペーサ層、及びチャネル層という積層構造と
なっていてもよい。即ち、ＨＥＭＴの能動層が如何なる
構造であっても、それとは別のレベルに抵抗素子の抵抗
層１７が形成されていればよい。
の能動層は、半絶縁性ＧａＡｓ基板１１上に、下から順
にＧａＡｓバッファ層１２、チャネル層１３、スペーサ
層１４、電子供給層１５、及び障壁層１６が積層されて
いる構成をなしているが、チャネル層、スペーサ層、及
び電子供給層の積層の順序を逆にして、下から順に電子
供給層、スペーサ層、及びチャネル層という積層構造と
なっていてもよい。即ち、ＨＥＭＴの能動層が如何なる
構造であっても、それとは別のレベルに抵抗素子の抵抗
層１７が形成されていればよい。
【００４８】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係る半導体
装置によれば、抵抗素子の抵抗層が、能動素子の能動層
を構成するキャリア走行層、キャリア供給層、及び障壁
層とは別個のレベルに、即ち障壁層上に形成されている
ことにより、そのシート抵抗値は、能動素子のチャネル
濃度とは無関係に、抵抗層の層厚や添加する不純物の濃
度によって自由に決定することが可能になるため、従来
の能動素子のキャリア走行層や金属薄膜を抵抗層として
使用する場合と比較して、より高いシート抵抗を容易に
実現して、抵抗素子の小面積化、延いては半導体装置の
小型化に寄与することができる。
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係る半導体
装置によれば、抵抗素子の抵抗層が、能動素子の能動層
を構成するキャリア走行層、キャリア供給層、及び障壁
層とは別個のレベルに、即ち障壁層上に形成されている
ことにより、そのシート抵抗値は、能動素子のチャネル
濃度とは無関係に、抵抗層の層厚や添加する不純物の濃
度によって自由に決定することが可能になるため、従来
の能動素子のキャリア走行層や金属薄膜を抵抗層として
使用する場合と比較して、より高いシート抵抗を容易に
実現して、抵抗素子の小面積化、延いては半導体装置の
小型化に寄与することができる。
【００４９】また、請求項２に係る半導体装置によれ
ば、上記の請求項１に係る半導体装置において、抵抗層
のキャリアがＰ型キャリア、即ち正孔であることによ
り、キャリアがＮ型キャリア、即ち電子である場合と比
較すると、その移動度が小さくなるため、高シート抵抗
を容易に実現することができる。
ば、上記の請求項１に係る半導体装置において、抵抗層
のキャリアがＰ型キャリア、即ち正孔であることによ
り、キャリアがＮ型キャリア、即ち電子である場合と比
較すると、その移動度が小さくなるため、高シート抵抗
を容易に実現することができる。
【００５０】また、請求項３に係る半導体装置によれ
ば、上記の請求項１に係る半導体装置において、抵抗層
がキャリア走行層よりも高いシート抵抗を有しているこ
とにより、能動素子のキャリア走行層と同一構造のキャ
リア走行層を抵抗層として使用していた従来の場合と比
較して、抵抗素子の小面積化を実現し、半導体装置の小
型化に寄与することができる。
ば、上記の請求項１に係る半導体装置において、抵抗層
がキャリア走行層よりも高いシート抵抗を有しているこ
とにより、能動素子のキャリア走行層と同一構造のキャ
リア走行層を抵抗層として使用していた従来の場合と比
較して、抵抗素子の小面積化を実現し、半導体装置の小
型化に寄与することができる。
【００５１】また、請求項４に係る半導体装置の製造方
法によれば、抵抗素子の抵抗層を、能動素子の能動層を
構成するキャリア走行層、キャリア供給層、及び障壁層
の形成とは別個に形成する、即ちその能動層の形成後
に、障壁層上に形成することにより、その抵抗層のシー
ト抵抗値は、能動素子のチャネル濃度とは無関係に、抵
抗層自体の層厚や添加する不純物の濃度によって自由に
決定することが可能になるため、従来の能動素子のキャ
リア走行層や金属薄膜を用いて抵抗層を形成する場合と
比較して、より高いシート抵抗を容易に実現して、抵抗
素子の小面積化、延いては半導体装置の小型化に寄与す
ることができる。
法によれば、抵抗素子の抵抗層を、能動素子の能動層を
構成するキャリア走行層、キャリア供給層、及び障壁層
の形成とは別個に形成する、即ちその能動層の形成後
に、障壁層上に形成することにより、その抵抗層のシー
ト抵抗値は、能動素子のチャネル濃度とは無関係に、抵
抗層自体の層厚や添加する不純物の濃度によって自由に
決定することが可能になるため、従来の能動素子のキャ
リア走行層や金属薄膜を用いて抵抗層を形成する場合と
比較して、より高いシート抵抗を容易に実現して、抵抗
素子の小面積化、延いては半導体装置の小型化に寄与す
ることができる。
【００５２】また、請求項５に係る半導体装置の製造方
法によれば、上記の請求項４に係る半導体装置の製造方
法において、半導体基板上にキャリア走行層、キャリア
供給層、及び障壁層をエピタキシャル成長させ、更にこ
の障壁層上に、抵抗層をエピタキシャル成長させること
により、能動素子及び抵抗素子に必要な全ての能動層及
び抵抗層を基本的には一回の連続したエピタキシャル成
長によって形成することが可能になるため、工程数の増
加を抑制して、コストの上昇を防止することができる。
法によれば、上記の請求項４に係る半導体装置の製造方
法において、半導体基板上にキャリア走行層、キャリア
供給層、及び障壁層をエピタキシャル成長させ、更にこ
の障壁層上に、抵抗層をエピタキシャル成長させること
により、能動素子及び抵抗素子に必要な全ての能動層及
び抵抗層を基本的には一回の連続したエピタキシャル成
長によって形成することが可能になるため、工程数の増
加を抑制して、コストの上昇を防止することができる。
【００５３】また、請求項６に係る半導体装置の製造方
法によれば、上記の請求項４に係る半導体装置の製造方
法において、抵抗層を形成する際に、この抵抗層に所定
の濃度のＰ型不純物を添加することにより、抵抗層のキ
ャリアがＰ型キャリア、即ち正孔になることから、キャ
リアがＮ型キャリア、即ち電子である場合と比較する
と、その移動度が小さくなるため、高シート抵抗の抵抗
層を容易に形成することができる。
法によれば、上記の請求項４に係る半導体装置の製造方
法において、抵抗層を形成する際に、この抵抗層に所定
の濃度のＰ型不純物を添加することにより、抵抗層のキ
ャリアがＰ型キャリア、即ち正孔になることから、キャ
リアがＮ型キャリア、即ち電子である場合と比較する
と、その移動度が小さくなるため、高シート抵抗の抵抗
層を容易に形成することができる。
【図１】本発明の一実施形態に係るＨＥＭＴと抵抗素子
とがモノリシックに形成されている半導体装置を示す概
略断面図である。
とがモノリシックに形成されている半導体装置を示す概
略断面図である。
【図２】図１に示す半導体装置の製造方法を説明するた
めの概略断面程工図（その１）である。
めの概略断面程工図（その１）である。
【図３】図１に示す半導体装置の製造方法を説明するた
めの概略断面程工図（その２）である。
めの概略断面程工図（その２）である。
【図４】図１に示す半導体装置の製造方法を説明するた
めの概略断面程工図（その３）である。
めの概略断面程工図（その３）である。
【図５】図１に示す半導体装置の製造方法を説明するた
めの概略断面程工図（その４）である。
めの概略断面程工図（その４）である。
【図６】図１に示す半導体装置の製造方法を説明するた
めの概略断面程工図（その５）である。
めの概略断面程工図（その５）である。
【図７】図１に示す半導体装置の製造方法を説明するた
めの概略断面程工図（その６）である。
めの概略断面程工図（その６）である。
【図８】従来のＨＥＭＴと抵抗素子とがモノリシックに
形成されている半導体装置を示す概略断面図である。
形成されている半導体装置を示す概略断面図である。
１１……半絶縁性ＧａＡｓ基板、１２……ＧａＡｓバッ
ファ層、１３……チャネル層、１４……スペーサ層、１
５……電子供給層、１６……障壁層、１７……抵抗層、
１８……絶縁膜、１９ａ……ソース電極、１９ｂ……ド
レイン電極、２０……ゲート電極、２１ａ、２１ｂ……
抵抗素子電極、３１……半絶縁性ＧａＡｓ基板、３２…
…ＧａＡｓバッファ層、３３……チャネル層、３４……
スペーサ層、３５……電子供給層、３６……障壁層、３
７……絶縁膜、３８ａ……ソース電極、３８ｂ……ドレ
イン電極、３９……ゲート電極、４０ａ、４０ｂ……抵
抗素子電極。
ファ層、１３……チャネル層、１４……スペーサ層、１
５……電子供給層、１６……障壁層、１７……抵抗層、
１８……絶縁膜、１９ａ……ソース電極、１９ｂ……ド
レイン電極、２０……ゲート電極、２１ａ、２１ｂ……
抵抗素子電極、３１……半絶縁性ＧａＡｓ基板、３２…
…ＧａＡｓバッファ層、３３……チャネル層、３４……
スペーサ層、３５……電子供給層、３６……障壁層、３
７……絶縁膜、３８ａ……ソース電極、３８ｂ……ドレ
イン電極、３９……ゲート電極、４０ａ、４０ｂ……抵
抗素子電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8232 29/201
Claims (6)
- 【請求項１】 半導体基板上に能動素子及び抵抗素子が
モノリシックに形成されている半導体装置であって、 前記半導体基板上に積層されて形成されたキャリア走行
層、キャリア供給層、及び障壁層と、 抵抗素子形成領域の前記障壁層上に形成された抵抗層
と、 前記抵抗層を被覆する絶縁膜に開口された接続孔を介し
て、前記抵抗層の両端に接続する抵抗素子電極と、 を有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記抵抗層のキャリアが、Ｐ型キャリアであることを特
徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記抵抗層が、前記キャリア走行層よりも高いシート抵
抗を有していることを特徴とする半導体装置。 - 【請求項４】 半導体基板上に能動素子及び抵抗素子を
モノリシックに形成する半導体装置の製造方法であっ
て、 前記半導体基板上に、キャリア走行層、キャリア供給
層、及び障壁層を積層して形成し、更に前記障壁層上
に、抵抗層を形成する第１の工程と、 前記抵抗層を選択的にエッチング除去して、抵抗素子形
成領域に前記抵抗層を残存させる第２の工程と、 前記障壁層及び前記抵抗層の上に、絶縁膜を形成した
後、前記絶縁膜に開口した接続孔を介して、前記抵抗層
の両端に接続する抵抗素子電極を形成する第３の工程
と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記第１の工程が、前記半導体基板上に、キャリア走行
層、キャリア供給層、及び障壁層をエピタキシャル成長
させ、更に前記障壁層上に、抵抗層をエピタキシャル成
長させる工程であることを特徴とする半導体装置の製造
方法。 - 【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、 前記抵抗層を形成する際に、前記抵抗層に所定の濃度の
Ｐ型不純物を添加することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174300A JP2001352043A (ja) | 2000-06-09 | 2000-06-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174300A JP2001352043A (ja) | 2000-06-09 | 2000-06-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001352043A true JP2001352043A (ja) | 2001-12-21 |
Family
ID=18676368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000174300A Pending JP2001352043A (ja) | 2000-06-09 | 2000-06-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001352043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093617A (ja) * | 2004-09-27 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 半導体抵抗素子およびその製造方法 |
| JP2013175777A (ja) * | 2010-07-02 | 2013-09-05 | Win Semiconductors Corp | マルチゲート半導体デバイス |
-
2000
- 2000-06-09 JP JP2000174300A patent/JP2001352043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093617A (ja) * | 2004-09-27 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 半導体抵抗素子およびその製造方法 |
| JP2013175777A (ja) * | 2010-07-02 | 2013-09-05 | Win Semiconductors Corp | マルチゲート半導体デバイス |
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