JPS58197885A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58197885A JPS58197885A JP8092782A JP8092782A JPS58197885A JP S58197885 A JPS58197885 A JP S58197885A JP 8092782 A JP8092782 A JP 8092782A JP 8092782 A JP8092782 A JP 8092782A JP S58197885 A JPS58197885 A JP S58197885A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 108091006146 Channels Proteins 0.000 abstract description 23
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 10
- 238000005468 ion implantation Methods 0.000 abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 239000011574 phosphorus Substances 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract description 2
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 241000208140 Acer Species 0.000 description 1
- 241001494479 Pecora Species 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000037396 body weight Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にチャンネル領域をイオン注入
で形成した接合型電界効果トランジスタ（以下ＪＰＥＴ
と略記する）に関する０第１図ないし第２図は、チャン
ネル領域をイオン注入で形成した汎用演算増幅器などに
使用する従来のＪＦＥＴ ｆ）構造を示す。
で形成した接合型電界効果トランジスタ（以下ＪＰＥＴ
と略記する）に関する０第１図ないし第２図は、チャン
ネル領域をイオン注入で形成した汎用演算増幅器などに
使用する従来のＪＦＥＴ ｆ）構造を示す。
第１図は従来のＪＦＥＴの平面図であシ、第２図はＡ−
Ａ＠による断面図である。第２図において、ｌはｐ型半
導体基板、その一部にｎ型埋込み領域２′５ｒ設け、さ
らに、一平面に抵抗率数Ω儂のｎ型しビタキンヤル層３
を積層し、次にｐ型分離領域４を形成し、次にｐ型ソー
ス領域５とドレイン領域６とを同時に形成し、さらに、
高濃度ｎ型ケート饋域７を設ける。このｐ型ソース領域
５、ｐ型ドレイン領域６および高濃度ゲート領域７を熱
拡散および酸化工程を軒て形成するときにできる酸化膜
の−＃Ｘ 、 Ｙを、ｐ型チャンネル領域８とｎ型ドッ
グゲート領域９１ｒ：設けるために、ＰＲ（フォトレジ
スト）工程を経て除去する０次に不純物としてボロンを
数百に・マ、 ＩＱ”ｃｎＬ”程度の＃度でイオン注
入してｐ型チャンイル饋域８を形成し、その直稜に不純
物としてリンを数十に・マ、ＩＱ”（ｎ−３程度の濃度
でイオン注入してれ型トップゲート領域９を形成する。
Ａ＠による断面図である。第２図において、ｌはｐ型半
導体基板、その一部にｎ型埋込み領域２′５ｒ設け、さ
らに、一平面に抵抗率数Ω儂のｎ型しビタキンヤル層３
を積層し、次にｐ型分離領域４を形成し、次にｐ型ソー
ス領域５とドレイン領域６とを同時に形成し、さらに、
高濃度ｎ型ケート饋域７を設ける。このｐ型ソース領域
５、ｐ型ドレイン領域６および高濃度ゲート領域７を熱
拡散および酸化工程を軒て形成するときにできる酸化膜
の−＃Ｘ 、 Ｙを、ｐ型チャンネル領域８とｎ型ドッ
グゲート領域９１ｒ：設けるために、ＰＲ（フォトレジ
スト）工程を経て除去する０次に不純物としてボロンを
数百に・マ、 ＩＱ”ｃｎＬ”程度の＃度でイオン注
入してｐ型チャンイル饋域８を形成し、その直稜に不純
物としてリンを数十に・マ、ＩＱ”（ｎ−３程度の濃度
でイオン注入してれ型トップゲート領域９を形成する。
もちろんｎ型トップゲート領域９は、高濃度ゲート領域
７と短絡された状態になっている。次に熱酸化膜１１の
上に気相成長］程により酸化＃１０を数千Ａ成長して、
次に電極取り出し用にコンタクト窓を開け、アルミニウ
ム等の金属電極１２を形成する。
７と短絡された状態になっている。次に熱酸化膜１１の
上に気相成長］程により酸化＃１０を数千Ａ成長して、
次に電極取り出し用にコンタクト窓を開け、アルミニウ
ム等の金属電極１２を形成する。
以上の従来構造では、以下に示す欠点があった。
それは、第１にＪＰＥＴの電気的特性の１要な要素の１
つである飽和電流の均−展が得にくいこと。
つである飽和電流の均−展が得にくいこと。
第２に前述、飽和電流の相対比が高精度に得にくいこと
。の２つが上げられる。欠点第１は、第１図においてｐ
型チャンネル領域８およびｎ型トップゲート領域９は、
高濃度ゲート領域７によって包囲された全域にイオン注
入によシ形成されているため、ｐ型ソース領域５とｐ型
ドレイン領域６との間のエッチ効果（まわり込みの効果
）により、ｌＦＥＴのパターン設計上のチャンネル巾Ｗ
に対し、実際のチャンネル巾は広いものとなるとともに
チャンネル巾のバラツキが発生する。この事はＪＰＥＴ
の飽和電流のバラツキの要因になる。欠点第２は、例え
ば飽和電流の相対比２対１が必要とされる２つの従来構
造によるＪｋ”Ｅ１’に対し、一方のＪＰＥＴは第１図
に示すチャンネル巾Ｗを設定した場合、他方のＪＦＥＴ
のチャンネル巾を単に５となるようにｐ型ソース領域５
およびｐ型ドレイン領域６管それぞれ設定していた。し
かし、このような従来構造によるＪＦ’ＥＴのチャンネ
ル巾と飽和電流の相関は、第３図の実線で示すような曲
線で表わされる。これはチャンネル巾Ｗの場合のｐ型ソ
ースＳ埴５とｐ型ドレイン領域６との間に生ずるエッチ
効果に対して、チャンネル巾Ｗ／２ の場合のエッチ
効果が無視できなくなるために２対１の高精度の飽和電
流比が得られなくなる。この事はＪＦＥｉ’の飽和電流
の相対比をＭＪ祠度に設定することを国難にする。
。の２つが上げられる。欠点第１は、第１図においてｐ
型チャンネル領域８およびｎ型トップゲート領域９は、
高濃度ゲート領域７によって包囲された全域にイオン注
入によシ形成されているため、ｐ型ソース領域５とｐ型
ドレイン領域６との間のエッチ効果（まわり込みの効果
）により、ｌＦＥＴのパターン設計上のチャンネル巾Ｗ
に対し、実際のチャンネル巾は広いものとなるとともに
チャンネル巾のバラツキが発生する。この事はＪＰＥＴ
の飽和電流のバラツキの要因になる。欠点第２は、例え
ば飽和電流の相対比２対１が必要とされる２つの従来構
造によるＪｋ”Ｅ１’に対し、一方のＪＰＥＴは第１図
に示すチャンネル巾Ｗを設定した場合、他方のＪＦＥＴ
のチャンネル巾を単に５となるようにｐ型ソース領域５
およびｐ型ドレイン領域６管それぞれ設定していた。し
かし、このような従来構造によるＪＦ’ＥＴのチャンネ
ル巾と飽和電流の相関は、第３図の実線で示すような曲
線で表わされる。これはチャンネル巾Ｗの場合のｐ型ソ
ースＳ埴５とｐ型ドレイン領域６との間に生ずるエッチ
効果に対して、チャンネル巾Ｗ／２ の場合のエッチ
効果が無視できなくなるために２対１の高精度の飽和電
流比が得られなくなる。この事はＪＦＥｉ’の飽和電流
の相対比をＭＪ祠度に設定することを国難にする。
本発明の目的は上記のような飽和′ｖＩＬ＆のバラツキ
および相対比精度の改！Ｉを施した十轡体装重を提供す
るものである。
および相対比精度の改！Ｉを施した十轡体装重を提供す
るものである。
本発明の半導体装置は、半導体基板の一生面側の一導電
型半導体層に所定間隔をおいて設けられた反対導電型の
ソース領域と、前記反対４電型領域と間隔を置いて前記
−導電型半導体基板に設けられた反対導電型のドレイン
領域と、−導電型の高濃度ゲート領域と、前記ソース領
域とドレイン領域との間に存在する層状の一４電型のト
ップゲート領域と、前記トップゲート領域の下側に存在
する層状の反対導電型のチャンネル領域とを有する半導
体装置において、前記トップゲート領域Ａ域とチャンネ
ル領域が平面的に１つの突起領域を持ち前記突起領域は
、前記−導電型の扁濃度ゲート匝域によって前記−導電
型半尋体層に接Ｈされる構造を有する。
型半導体層に所定間隔をおいて設けられた反対導電型の
ソース領域と、前記反対４電型領域と間隔を置いて前記
−導電型半導体基板に設けられた反対導電型のドレイン
領域と、−導電型の高濃度ゲート領域と、前記ソース領
域とドレイン領域との間に存在する層状の一４電型のト
ップゲート領域と、前記トップゲート領域の下側に存在
する層状の反対導電型のチャンネル領域とを有する半導
体装置において、前記トップゲート領域Ａ域とチャンネ
ル領域が平面的に１つの突起領域を持ち前記突起領域は
、前記−導電型の扁濃度ゲート匝域によって前記−導電
型半尋体層に接Ｈされる構造を有する。
次に本発明を実施例によ勺説明する。尚、第１図、第２
図とド」じ機能の個所は同じ符号で乃くし２ている０ｆ
ＪＸ４図は本発明の第１の実施例をボす＋ｌ１であり、
第５図は第４図Ａ−Ａ−における断ｌｌ１１図である。
図とド」じ機能の個所は同じ符号で乃くし２ている０ｆ
ＪＸ４図は本発明の第１の実施例をボす＋ｌ１であり、
第５図は第４図Ａ−Ａ−における断ｌｌ１１図である。
第５図において、第２図で説明したように、ｐ型半導体
基板１にｎ型埋込み領域２をそなえたｎ型エピタキシャ
ル層の表面にｐ型分離領域を形成した彼、ｐ型ソース領
域およびｐ型ドレイン領埴を形成する。この韻・に高ｄ
ｉｎ型ゲート領域を形成する。次に、ｐ型チャンネル領
域８およびｎ型トップゲート領域９を形成するための酸
化膜の除去を、第４図の点線で示すようなＰＲ形状にて
行なう。つまり、ｐ型ソース領域およびｐ型ドレイン領
埴のエッチ部を越えないようにＰＲのバターニングをす
るとともに、ｎ型トップゲート領域９１ｒ高濃度ゲート
領域７の電位を保持するために、ＪＦＥＴのｐ型チャン
ネル狽域８およびｎ型トップゲート領域９の一部からチ
ャンネル巾方向へ突起を出し、高濃度ゲート領域７と短
絡する。
基板１にｎ型埋込み領域２をそなえたｎ型エピタキシャ
ル層の表面にｐ型分離領域を形成した彼、ｐ型ソース領
域およびｐ型ドレイン領埴を形成する。この韻・に高ｄ
ｉｎ型ゲート領域を形成する。次に、ｐ型チャンネル領
域８およびｎ型トップゲート領域９を形成するための酸
化膜の除去を、第４図の点線で示すようなＰＲ形状にて
行なう。つまり、ｐ型ソース領域およびｐ型ドレイン領
埴のエッチ部を越えないようにＰＲのバターニングをす
るとともに、ｎ型トップゲート領域９１ｒ高濃度ゲート
領域７の電位を保持するために、ＪＦＥＴのｐ型チャン
ネル狽域８およびｎ型トップゲート領域９の一部からチ
ャンネル巾方向へ突起を出し、高濃度ゲート領域７と短
絡する。
その様子を第４図Ｂ−Ｈの断面図でりる第６図に示す。
次に不純物としてボロン数百に・マ、ＩＱｃＩＮ２程度
の濃度でイオン注入しｐ型チャンネル如域８を形成し、
さらに不純物としてリンを数十に・マ。
の濃度でイオン注入しｐ型チャンネル如域８を形成し、
さらに不純物としてリンを数十に・マ。
ＩＱ”ｃｍ−２程度の濃度でｎ型トップケート領域を形
成する。第５駁および俯６図は第４図に対する半面図で
あり、納４図Ａ−Ａ断面が第５図に、第４図Ｂ−Ｂ断面
が第６図にそれぞれ相当する。
成する。第５駁および俯６図は第４図に対する半面図で
あり、納４図Ａ−Ａ断面が第５図に、第４図Ｂ−Ｂ断面
が第６図にそれぞれ相当する。
このようにして、本発明のＪＦＥＴの従来構造と異なる
点は、ｐ型チャンネル領埴８およびｎ型トップゲート領
域９はｐ型ソース領域５およびｐ型ドレイン領域６のエ
ッヂ部を含まないため、従来あった飽和電流のバラツキ
低減および相対比の精度が改善される。また、本発明に
よるＪＦＥＴのチャンネル巾と飽和電流との相関は第３
図の点耐で示すような画線になる。このことは、ＪＦＥ
Ｔの飽和電流の相対比を設定するためのチャンネル巾の
決定が簡易になる。
点は、ｐ型チャンネル領埴８およびｎ型トップゲート領
域９はｐ型ソース領域５およびｐ型ドレイン領域６のエ
ッヂ部を含まないため、従来あった飽和電流のバラツキ
低減および相対比の精度が改善される。また、本発明に
よるＪＦＥＴのチャンネル巾と飽和電流との相関は第３
図の点耐で示すような画線になる。このことは、ＪＦＥ
Ｔの飽和電流の相対比を設定するためのチャンネル巾の
決定が簡易になる。
第７図に第２の実施？１１を示す。第７図において、ｐ
型、チャンネル領域８の突起を取り除くと１０］時に、
ｎ型トップゲート領域９を高Ｓ度ｎ型ゲート穎域７と短
絡するために、ターｉｎ接ゲート領域７を同様、ＪＰＥ
Ｔのチャンネル巾方向へ突起を形成する。こうすること
によｌ、ＪＰＥＴのチャンネルはエッチ効果のない完全
なチャンネル巾Ｗが実状できる。その様子を第７図Ｂ−
Ｈの断面図である第８図に示す。また、本発明のＪＦＥ
ｉ”ｉｉ、バイポーラ型トランジスタの製造とｒｏ＋時
に製造することができるのでバイポーラ型集積回路に糾
み込むことが容易である。
型、チャンネル領域８の突起を取り除くと１０］時に、
ｎ型トップゲート領域９を高Ｓ度ｎ型ゲート穎域７と短
絡するために、ターｉｎ接ゲート領域７を同様、ＪＰＥ
Ｔのチャンネル巾方向へ突起を形成する。こうすること
によｌ、ＪＰＥＴのチャンネルはエッチ効果のない完全
なチャンネル巾Ｗが実状できる。その様子を第７図Ｂ−
Ｈの断面図である第８図に示す。また、本発明のＪＦＥ
ｉ”ｉｉ、バイポーラ型トランジスタの製造とｒｏ＋時
に製造することができるのでバイポーラ型集積回路に糾
み込むことが容易である。
第１図および第２図は従来の接合型電界効果トランジス
タの製造工程を説明するための平面図および断面図。第
３図は従来および本発明による接合型電界効果トランジ
スタのチャンネル巾と飽和電流の相関図。第５図、第６
図および第８図は本発明の実施例の構造を説明するだめ
の断面図。第４図および第７図は本発明の実施例の平面
図でろる。ただし、全ての平面図において金楓電極は省
略している。 尚、図において、ｌ・・・・・・ｐ型半害体基板、２・
・・・・・ｎ型埋込み領域、３・・・・・・ｎ型エビタ
キンヤル層、４・・・・・・ｐ型絶縁分離領域、５・・
・・・・ｐ型ソース穎域１、、・ ゛ ６１１１０９．、ヤ４．ツイ、工、７９．−．１．Ｔｈ
＃□。４ヶ−１ト領域、８・・・・・・ｐ型チャンネ
ル領域、９・・・・・・ｎ型トップゲート領域、１０．
１１・・・・・・酸化膜、１２・・・・・・金輌電極で
ある。 第５図 羊ζ 回 第７ 目
タの製造工程を説明するための平面図および断面図。第
３図は従来および本発明による接合型電界効果トランジ
スタのチャンネル巾と飽和電流の相関図。第５図、第６
図および第８図は本発明の実施例の構造を説明するだめ
の断面図。第４図および第７図は本発明の実施例の平面
図でろる。ただし、全ての平面図において金楓電極は省
略している。 尚、図において、ｌ・・・・・・ｐ型半害体基板、２・
・・・・・ｎ型埋込み領域、３・・・・・・ｎ型エビタ
キンヤル層、４・・・・・・ｐ型絶縁分離領域、５・・
・・・・ｐ型ソース穎域１、、・ ゛ ６１１１０９．、ヤ４．ツイ、工、７９．−．１．Ｔｈ
＃□。４ヶ−１ト領域、８・・・・・・ｐ型チャンネ
ル領域、９・・・・・・ｎ型トップゲート領域、１０．
１１・・・・・・酸化膜、１２・・・・・・金輌電極で
ある。 第５図 羊ζ 回 第７ 目
Claims (1)
- 半導体基板の一生面側の一導電型半導体層に設けられた
反対導電型のソース領域およびドレイン領域と、−導電
型の高濃度ゲート領域と、前ｍｌソース領域とドレイン
領域との間に存在する層状の一導電型のトップゲート領
域と、前記トップゲート領域の下側に存在する層状の反
対導電型のチャンネル領域とを有する半導体装置におい
て、前記トップゲート領域とチャンネル領域が平面的に
１つの突起領域を肩し、前記突起領域は、前ｍｌ−ｌ−
製電型濃度ゲート領域によって前記−導電型半導体層に
接続されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8092782A JPS58197885A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8092782A JPS58197885A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197885A true JPS58197885A (ja) | 1983-11-17 |
| JPH0366811B2 JPH0366811B2 (ja) | 1991-10-18 |
Family
ID=13732061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8092782A Granted JPS58197885A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197885A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555857B1 (en) | 1999-03-09 | 2003-04-29 | Sanyo Electric Co., Ltd. | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114983A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Semiconductor device |
-
1982
- 1982-05-14 JP JP8092782A patent/JPS58197885A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114983A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555857B1 (en) | 1999-03-09 | 2003-04-29 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US6960797B2 (en) * | 1999-03-09 | 2005-11-01 | Sanyo Electric Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0366811B2 (ja) | 1991-10-18 |
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