JP2520870B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2520870B2 JP2520870B2 JP60176964A JP17696485A JP2520870B2 JP 2520870 B2 JP2520870 B2 JP 2520870B2 JP 60176964 A JP60176964 A JP 60176964A JP 17696485 A JP17696485 A JP 17696485A JP 2520870 B2 JP2520870 B2 JP 2520870B2
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- electrode
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特に所望の特
性を備えた電界効果トランジスタ（以下FETという）を
再現性良く作製する方法に関するものである。
性を備えた電界効果トランジスタ（以下FETという）を
再現性良く作製する方法に関するものである。
（従来の技術） 通常、GaAs FET等の作製は文献、電子通信学会技術
研究報告ED83−74（昭58−11−28）P.9−16に記載の如
く、まず活性層用のドナーイオンを注入し800℃前後の
温度でアニールした後、ショットキー接触特性の耐熱性
を有したゲート電極を形成し、n+層用のドナーイオンを
高濃度に注入し、800℃前後の温度でアニールし、オー
ミック接触をなすソース電極とドレイン電極とをそれぞ
れ前記ゲート電極の異なる側に形成することによりFET
を作成する。このようなGaAsFETの特性、特にしきい値
電圧（以下Vthという）は、ディジタル集積回路のため
には、精密に制御する必要があるが、現状のGaAs基板の
特性のバラツキ、および製造工程での条件バラツキが不
可避なため、回路設計上望まれるVthの再現性±50mVを
全ウェーハにわたって得るのは容易なことではない。ま
た、FET製造プロセスにおいて、FETのVthが測定できる
のはオーミック電極形成後であるが、オーミック電極形
成後のFETを500℃以上に熱すると通常のオーミック電極
を用いた場合はFET特性が著しく劣化するため、FETのV
thが望みの値でない場合の追加注入、追加アニールは全
く不可能であった。すなわち、FETのVthが測定できると
ころまでプロセスが進んで、測定した結果Vthが望みの
値ではなかった場合はそのウェーハは捨てるしかなかっ
たわけである。
研究報告ED83−74（昭58−11−28）P.9−16に記載の如
く、まず活性層用のドナーイオンを注入し800℃前後の
温度でアニールした後、ショットキー接触特性の耐熱性
を有したゲート電極を形成し、n+層用のドナーイオンを
高濃度に注入し、800℃前後の温度でアニールし、オー
ミック接触をなすソース電極とドレイン電極とをそれぞ
れ前記ゲート電極の異なる側に形成することによりFET
を作成する。このようなGaAsFETの特性、特にしきい値
電圧（以下Vthという）は、ディジタル集積回路のため
には、精密に制御する必要があるが、現状のGaAs基板の
特性のバラツキ、および製造工程での条件バラツキが不
可避なため、回路設計上望まれるVthの再現性±50mVを
全ウェーハにわたって得るのは容易なことではない。ま
た、FET製造プロセスにおいて、FETのVthが測定できる
のはオーミック電極形成後であるが、オーミック電極形
成後のFETを500℃以上に熱すると通常のオーミック電極
を用いた場合はFET特性が著しく劣化するため、FETのV
thが望みの値でない場合の追加注入、追加アニールは全
く不可能であった。すなわち、FETのVthが測定できると
ころまでプロセスが進んで、測定した結果Vthが望みの
値ではなかった場合はそのウェーハは捨てるしかなかっ
たわけである。
そのため従来はたとえばGaAsウェーハ10枚のプロセス
を同時に行なう場合には全滅を防ぐために１枚ずつ異な
った量のドナーイオンを注入してどれかのウェーハのV
thが望みの値になるというような方法がとられていた。
を同時に行なう場合には全滅を防ぐために１枚ずつ異な
った量のドナーイオンを注入してどれかのウェーハのV
thが望みの値になるというような方法がとられていた。
（発明が解決しようとする問題点） しかしながら、以上述べたような製造方法では、非常
に歩留りが悪かった。
に歩留りが悪かった。
そこで本発明の目的は、歩留りよく望みのVthを持っ
たGaAsFETを作製するために、通常のオーミック電極を
形成する前にダミーで形成したFETのVthを測定し、この
測定値に対応した量のイオンを追加注入、及びアニール
することによりVthのあわせ込みを可能とする方法を提
供することにある。
たGaAsFETを作製するために、通常のオーミック電極を
形成する前にダミーで形成したFETのVthを測定し、この
測定値に対応した量のイオンを追加注入、及びアニール
することによりVthのあわせ込みを可能とする方法を提
供することにある。
（問題点を解決するための手段） 本発明はFETの製造方法において、活性層の形成され
た半導体基板上に耐熱性金属であってショットキ障壁を
なす複数のゲート電極を形成すると共にこの同一の耐熱
性金属からなる離間した２個以上のソース電極と離間し
た２個以上のドレイン電極とを前記ゲート電極のうちの
所定ゲート電極の異なる側に形成し、前記２個以上のソ
ース電極間及び前記２個以上のドレイン電極間それぞれ
の間に過電圧を印加することにより導電路を形成し、前
記活性層と前記所定ゲート電極と前記ソース電極と前記
ドレイン電極とから構成されるダミーの電界効果トラン
ジスタのしきい値電圧を測定しこの測定値に対応した量
のドナーイオンあるいはアクセプタイオンを前記ゲート
電極を通過させて前記活性層に注入した後必要に応じて
アニールし、しかる後通常の方法によりオーミック接触
をなすソース電極とドレイン電極とを前記所定ゲート以
外のゲート電極の異なる側であって前記活性層上に形成
するものである。
た半導体基板上に耐熱性金属であってショットキ障壁を
なす複数のゲート電極を形成すると共にこの同一の耐熱
性金属からなる離間した２個以上のソース電極と離間し
た２個以上のドレイン電極とを前記ゲート電極のうちの
所定ゲート電極の異なる側に形成し、前記２個以上のソ
ース電極間及び前記２個以上のドレイン電極間それぞれ
の間に過電圧を印加することにより導電路を形成し、前
記活性層と前記所定ゲート電極と前記ソース電極と前記
ドレイン電極とから構成されるダミーの電界効果トラン
ジスタのしきい値電圧を測定しこの測定値に対応した量
のドナーイオンあるいはアクセプタイオンを前記ゲート
電極を通過させて前記活性層に注入した後必要に応じて
アニールし、しかる後通常の方法によりオーミック接触
をなすソース電極とドレイン電極とを前記所定ゲート以
外のゲート電極の異なる側であって前記活性層上に形成
するものである。
（作用） 本発明では、以上説明したように耐熱性金属を用いて
複数のショットキゲート電極を形成すると共に所定のシ
ョットキゲート電極の両側に前記耐熱性金属を用いてソ
ース電極及びドレイン電極をそれぞれ形成しダミーのFE
Tを形成しているので、通常のオーミック電極を形成す
る前にVthの測定が可能となる。従って、Vthの測定値に
応じて、ドナーイオンの注入あるいはアクセプタイオン
の注入及び高温アニールが可能となり、所望のVthを得
ることができる。しかる後、残余のショットキゲート電
極の両側にオーミック接触をなすソース電極及びドレイ
ン電極をそれぞれ形成して所望の特性を有するFETを再
現性良く得ることができる。
複数のショットキゲート電極を形成すると共に所定のシ
ョットキゲート電極の両側に前記耐熱性金属を用いてソ
ース電極及びドレイン電極をそれぞれ形成しダミーのFE
Tを形成しているので、通常のオーミック電極を形成す
る前にVthの測定が可能となる。従って、Vthの測定値に
応じて、ドナーイオンの注入あるいはアクセプタイオン
の注入及び高温アニールが可能となり、所望のVthを得
ることができる。しかる後、残余のショットキゲート電
極の両側にオーミック接触をなすソース電極及びドレイ
ン電極をそれぞれ形成して所望の特性を有するFETを再
現性良く得ることができる。
（実施例） 第１図は本発明の実施例を説明するためのダミーのFE
Tの概略平面図である。以下図面に沿って説明する。
Tの概略平面図である。以下図面に沿って説明する。
10はGaAs基板、11〜15は耐熱性がありショットキー障
壁をなす電極、16は活性層、17は電極11〜15の下部でな
い活性層16部分のn+層である。
壁をなす電極、16は活性層、17は電極11〜15の下部でな
い活性層16部分のn+層である。
まずGaAs基板10に29Siを注入エネルギー60keV、注入
量２×1012cm-2で選択的にイオン注入し、800℃の温度
でアニールすることにより活性層16及び図示しない複数
の活性層を形成する。次にＷ−Al合金により図示しない
複数のゲート電極を形成すると共に電極11〜15を形成す
る。ここで電極11〜15の大きな正方形部の大きさはプロ
ーブ針で接触可能な80μｍ角、電極11と12の最小間隔お
よび電極14と15の最小間隔は２μｍであり、厚さは1000
Åである。次に基板10の所定領域に29Siを注入エネルギ
ー100keV、注入量1.5×1013cm-2でイオン注入し、800℃
の温度でアニールすることにより、n+層17及び図示しな
い複数のn+層を形成する。次に電極11と12の間に15Vの
電圧を印加し、同様に電極14と15の間に15Vの電圧を印
加する。しかる後、電極11〜15、活性層16及びn+層17で
構成されるダミーのFETのしきい値電圧をプローブ針を
用いて測定する。次にこの測定値が所望のしきい値電圧
より、大きいときはドナーイオン、小さいときはアクセ
プタイオンをゲート電極を通過させて追加注入し、アニ
ールを行う。この様に測定、イオンの追加注入及びアニ
ールを繰り返すことによって所望のしきい値電圧が得ら
れたなら、ダミーのFETのゲート電極13以外の図示しな
いゲート電極の両側に、オーミック接触をなす金属によ
りソース電極及びドレイン電極を形成して、所望のしき
い値電圧を有するFETが形成される。
量２×1012cm-2で選択的にイオン注入し、800℃の温度
でアニールすることにより活性層16及び図示しない複数
の活性層を形成する。次にＷ−Al合金により図示しない
複数のゲート電極を形成すると共に電極11〜15を形成す
る。ここで電極11〜15の大きな正方形部の大きさはプロ
ーブ針で接触可能な80μｍ角、電極11と12の最小間隔お
よび電極14と15の最小間隔は２μｍであり、厚さは1000
Åである。次に基板10の所定領域に29Siを注入エネルギ
ー100keV、注入量1.5×1013cm-2でイオン注入し、800℃
の温度でアニールすることにより、n+層17及び図示しな
い複数のn+層を形成する。次に電極11と12の間に15Vの
電圧を印加し、同様に電極14と15の間に15Vの電圧を印
加する。しかる後、電極11〜15、活性層16及びn+層17で
構成されるダミーのFETのしきい値電圧をプローブ針を
用いて測定する。次にこの測定値が所望のしきい値電圧
より、大きいときはドナーイオン、小さいときはアクセ
プタイオンをゲート電極を通過させて追加注入し、アニ
ールを行う。この様に測定、イオンの追加注入及びアニ
ールを繰り返すことによって所望のしきい値電圧が得ら
れたなら、ダミーのFETのゲート電極13以外の図示しな
いゲート電極の両側に、オーミック接触をなす金属によ
りソース電極及びドレイン電極を形成して、所望のしき
い値電圧を有するFETが形成される。
このFETの製造プロセスにおいて、n+層17のアニール
終了後に電極11と12の間の電流電圧特性を調べると、耐
圧約8Vのショットキー逆特性（正負対称）を示す。そこ
にさらに電圧をかけ続けていくと、急激に電流が増大
し、15Vで完全絶縁破壊を起こした。絶縁破壊後の電流
電圧特性は完全なオーミック特性であり、この特性は以
後電圧を下げても変化しない。同様なことを電極14と15
の間でも行ない、電極11あるいは12をソース、電極13を
ゲート、電極14あるいは15をドレインとしてFET特性を
測定したところ、相互コンダクタンスは通常の値に比べ
数分の１と低かったものの、Vthは正しい値が得られ
た。なお、絶縁破壊を起こした箇所を顕微鏡で観察した
ところ、400倍の倍率で導電路がやや黒く観測された
が、被害は５μｍ程度の範囲内におさまっていた。その
ため、電極11,12間ギャップと電極13を５μｍ以上離し
ておけば絶縁破壊そのものがゲート電極に悪影響を及ぼ
すことは避けられる。
終了後に電極11と12の間の電流電圧特性を調べると、耐
圧約8Vのショットキー逆特性（正負対称）を示す。そこ
にさらに電圧をかけ続けていくと、急激に電流が増大
し、15Vで完全絶縁破壊を起こした。絶縁破壊後の電流
電圧特性は完全なオーミック特性であり、この特性は以
後電圧を下げても変化しない。同様なことを電極14と15
の間でも行ない、電極11あるいは12をソース、電極13を
ゲート、電極14あるいは15をドレインとしてFET特性を
測定したところ、相互コンダクタンスは通常の値に比べ
数分の１と低かったものの、Vthは正しい値が得られ
た。なお、絶縁破壊を起こした箇所を顕微鏡で観察した
ところ、400倍の倍率で導電路がやや黒く観測された
が、被害は５μｍ程度の範囲内におさまっていた。その
ため、電極11,12間ギャップと電極13を５μｍ以上離し
ておけば絶縁破壊そのものがゲート電極に悪影響を及ぼ
すことは避けられる。
尚本発明の実施例ではGaAs基板10を用いたが他の基板
を用いてもよく、また活性層16、n+層17形成のためのイ
オンは29Si以外のイオンを用いてもよく、また電極11〜
15は、800℃程度のアニールによって、FET特性が劣化し
ないショットキ障壁をなす金属であればよい。
を用いてもよく、また活性層16、n+層17形成のためのイ
オンは29Si以外のイオンを用いてもよく、また電極11〜
15は、800℃程度のアニールによって、FET特性が劣化し
ないショットキ障壁をなす金属であればよい。
また本発明の実施例では、測定値が所望のしきい値電
圧より小さいとき、アクセプタイオンを追加注入、アニ
ールすることにより所望のしきい値電圧にしているが、
ドナーイオン、アクセプタイオンに限らずイオンを注入
し結晶欠陥を発生させ、その後アニールしないことによ
ってしきい値電圧を大きくすることも可能である。
圧より小さいとき、アクセプタイオンを追加注入、アニ
ールすることにより所望のしきい値電圧にしているが、
ドナーイオン、アクセプタイオンに限らずイオンを注入
し結晶欠陥を発生させ、その後アニールしないことによ
ってしきい値電圧を大きくすることも可能である。
（発明の効果） 以上説明したように、本発明によれば通常熱に弱いオ
ーミック電極を形成する前にFETのVthの値を正確に知る
ことが可能となるため、その時点でVthの値が望みの値
でない場合にはゲート電極を透過させて追加ドナーイオ
ン注入、または追加アクセプタイオン注入を行なってか
らアニールを行なうことで望みのVthの値に合わせるこ
とが可能となり、ウェーハ歩留りが格段に向上する。
ーミック電極を形成する前にFETのVthの値を正確に知る
ことが可能となるため、その時点でVthの値が望みの値
でない場合にはゲート電極を透過させて追加ドナーイオ
ン注入、または追加アクセプタイオン注入を行なってか
らアニールを行なうことで望みのVthの値に合わせるこ
とが可能となり、ウェーハ歩留りが格段に向上する。
第１図は本発明の実施例を説明するための、ダミーのFE
Tの概略平面図である。 10……GaAs基板、11〜15……Ｗ−Al合金の電極、16……
活性層、17……n+層。
Tの概略平面図である。 10……GaAs基板、11〜15……Ｗ−Al合金の電極、16……
活性層、17……n+層。
Claims (1)
- 【請求項１】活性層の形成された半導体基板上に耐熱性
金属であってショットキ障壁をなす複数のゲート電極を
形成すると共に該耐熱性金属からなる離間した２個以上
の第１電極と離間した２個以上の第２電極とを所定ゲー
ト電極の異なる側に形成する工程と、 前記各電極の周囲にイオン注入することにより自己整合
的に高濃度のイオン注入層を形成する工程と、 前記２個以上の第１電極間及び前記２個以上の第２電極
間それぞれの間に過電圧を印加することにより導電路を
形成する工程と、 前記活性層と前記所定ゲート電極と前記第１電極と前記
第２電極とから構成される電界効果トランジスタのしき
い値電圧を測定し該測定値に対応した量のドナーイオン
あるいはアクセプタイオンを前記ゲート電極を通過させ
て該基板に注入した後必要に応じてアニールする工程
と、 しかる後オーミック接触をなすソース電極とドレイン電
極とを前記所定ゲート以外のゲート電極の異なる側であ
って該基板上に形成する工程とを備えてなることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176964A JP2520870B2 (ja) | 1985-08-13 | 1985-08-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176964A JP2520870B2 (ja) | 1985-08-13 | 1985-08-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6237969A JPS6237969A (ja) | 1987-02-18 |
| JP2520870B2 true JP2520870B2 (ja) | 1996-07-31 |
Family
ID=16022788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176964A Expired - Fee Related JP2520870B2 (ja) | 1985-08-13 | 1985-08-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520870B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1295772C (zh) * | 2002-04-30 | 2007-01-17 | 住友电气工业株式会社 | 用于测量半导体外延晶片耐受电压的方法和半导体外延晶片 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4732726B2 (ja) * | 2003-09-09 | 2011-07-27 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
-
1985
- 1985-08-13 JP JP60176964A patent/JP2520870B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1295772C (zh) * | 2002-04-30 | 2007-01-17 | 住友电气工业株式会社 | 用于测量半导体外延晶片耐受电压的方法和半导体外延晶片 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6237969A (ja) | 1987-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |