JP3218599B2 - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にドレイン電流の特性の良い接合型電界
効果トランジスタの製造方法に関する。
方法に関し、特にドレイン電流の特性の良い接合型電界
効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来、この種の接合型電界効果トランジ
スタ（以下、「Ｊ−ＦＥＴ」ともいう。）は、図３
（ａ）〜（ｄ）に示すような工程による製造方法が採用
されている。
スタ（以下、「Ｊ−ＦＥＴ」ともいう。）は、図３
（ａ）〜（ｄ）に示すような工程による製造方法が採用
されている。
【０００３】この製造方法では半導体基板として、ｐ型
半導体基板１にｎ型半導体領域２をエピタキシャル成長
させたｎ／ｐ型エピタキシャルウェハーを用いる。
半導体基板１にｎ型半導体領域２をエピタキシャル成長
させたｎ／ｐ型エピタキシャルウェハーを用いる。
【０００４】まず、ｎ／ｐ型エピタキシャルウェハーの
ｎ型半導体領域２において、Ｊ−ＦＥＴを形成する領域
に酸化膜４を形成し、その周囲のエピタキシャル領域に
不純物を拡散してｐ+型半導体領域３を形成する
（ａ）。
ｎ型半導体領域２において、Ｊ−ＦＥＴを形成する領域
に酸化膜４を形成し、その周囲のエピタキシャル領域に
不純物を拡散してｐ+型半導体領域３を形成する
（ａ）。
【０００５】次に、前記ｎ／ｐ型エピタキシャルウェハ
ーの表面全体を酸化膜で覆った後、酸化膜４の一部をゲ
ート領域を形成するために除去し、ボロンのイオン注入
又はボロンの拡散を行ってゲート領域７を成長させて形
成する。この成長ゲート領域７は拡散層により前記ｐ+
型半導体領域３を介してｐ型半導体基板１につなげるよ
に形成する（ｂ）。この際、必要なドレイン電流（以下
「Ｉｄｓｓ」ともいう。）が得られるように、チェック
パターンで特性をチェックしながら、チャネルの厚さｄ
をコントロールする。
ーの表面全体を酸化膜で覆った後、酸化膜４の一部をゲ
ート領域を形成するために除去し、ボロンのイオン注入
又はボロンの拡散を行ってゲート領域７を成長させて形
成する。この成長ゲート領域７は拡散層により前記ｐ+
型半導体領域３を介してｐ型半導体基板１につなげるよ
に形成する（ｂ）。この際、必要なドレイン電流（以下
「Ｉｄｓｓ」ともいう。）が得られるように、チェック
パターンで特性をチェックしながら、チャネルの厚さｄ
をコントロールする。
【０００６】次に、前記ｎ／ｐ型エピタキシャルウェハ
ーの酸化膜４上の前記ゲート領域７を挟む２つの領域を
ソース及びドレインとするために除去し、この部分にリ
ンの拡散を行ってソース領域５及びドレイン領域６を形
成する（ｃ）。
ーの酸化膜４上の前記ゲート領域７を挟む２つの領域を
ソース及びドレインとするために除去し、この部分にリ
ンの拡散を行ってソース領域５及びドレイン領域６を形
成する（ｃ）。
【０００７】この工程では、ソース領域５及びドレイン
領域６の形成のために１０００°Ｃ前後の熱処理を行い
打ち込んだリンの押し込み処理を行う。
領域６の形成のために１０００°Ｃ前後の熱処理を行い
打ち込んだリンの押し込み処理を行う。
【０００８】そして、形成した前記ソース領域５及びド
レイン領域６上に、アルミ電極８を形成してＪ−ＦＥＴ
を製造する（ｄ）。
レイン領域６上に、アルミ電極８を形成してＪ−ＦＥＴ
を製造する（ｄ）。
【０００９】
【発明が解決しようとする課題】従来の技術において
は、ゲート領域７の形成の際にチャネルの厚さｄを所要
の厚さにコントロールしている。しかし、この後ソース
領域５及びドレイン領域６を形成するための１０００°
Ｃ前後の熱処理を行うことを必要としており、この処理
によりチャネルの厚さｄも変化することになるので、所
定のＩｄｓｓへの的中率が悪いという問題があった。
は、ゲート領域７の形成の際にチャネルの厚さｄを所要
の厚さにコントロールしている。しかし、この後ソース
領域５及びドレイン領域６を形成するための１０００°
Ｃ前後の熱処理を行うことを必要としており、この処理
によりチャネルの厚さｄも変化することになるので、所
定のＩｄｓｓへの的中率が悪いという問題があった。
【００１０】また、同様にチャネルの厚さｄは、前記熱
処理のばらつきの影響を受けるためウェハー面内のＩｄ
ｓｓのばらつきが大きく生じるという問題もあった。
処理のばらつきの影響を受けるためウェハー面内のＩｄ
ｓｓのばらつきが大きく生じるという問題もあった。
【００１１】（発明の目的）本発明の目的は、接合型電
界効果トランジスタの製造において、必要とするドレイ
ン電流への的中率を向上させること及びウェハー面内の
ドレイン電流のばらつきを低減させることにある。
界効果トランジスタの製造において、必要とするドレイ
ン電流への的中率を向上させること及びウェハー面内の
ドレイン電流のばらつきを低減させることにある。
【００１２】
【課題を解決するための手段】本発明の接合型電界効果
トランジスタの製造方法は、一主面に一方の導電型であ
るソース領域及びドレイン領域と他方の導電型であるゲ
ート領域を形成する接合型電界効果トランジスタの製造
方法において、イオン注入により一主面にソース領域及
びドレイン領域を形成し、この後ゲート領域をイオン注
入により形成し、熱処理を行なって前記ソース領域及び
ドレイン領域を押し込むとともに前記ゲート領域のチャ
ネルの厚さを１μｍ乃至３μｍにコントロールを行うこ
とを特徴とする。
トランジスタの製造方法は、一主面に一方の導電型であ
るソース領域及びドレイン領域と他方の導電型であるゲ
ート領域を形成する接合型電界効果トランジスタの製造
方法において、イオン注入により一主面にソース領域及
びドレイン領域を形成し、この後ゲート領域をイオン注
入により形成し、熱処理を行なって前記ソース領域及び
ドレイン領域を押し込むとともに前記ゲート領域のチャ
ネルの厚さを１μｍ乃至３μｍにコントロールを行うこ
とを特徴とする。
【００１３】より好適には、まずソース領域及びドレイ
ン領域を形成するため、Ａｓのイオン注入（Ｉ／Ｉ）を
薄い酸化膜を介して行い（図１の（ｂ））、次に、ゲー
ト領域をボロンのイオン注入で形成し、所要のＩｄｓｓ
を得るために、チャネルの厚さｄを熱処理でコントロー
ルする（図１の（ｃ））ことを特徴とする。
ン領域を形成するため、Ａｓのイオン注入（Ｉ／Ｉ）を
薄い酸化膜を介して行い（図１の（ｂ））、次に、ゲー
ト領域をボロンのイオン注入で形成し、所要のＩｄｓｓ
を得るために、チャネルの厚さｄを熱処理でコントロー
ルする（図１の（ｃ））ことを特徴とする。
【００１４】（作用）Ｊ−ＦＥＴのＩｄｓｓはチャネル
の厚さｄに比例し、また、チャネルの厚さｄは高温の熱
処理により変化する。Ｊ−ＦＥＴのＩｄｓｓの的中率を
向上させ、ウェハー面内のばらつきを低減するために、
高温の熱処理を伴うソース領域及びドレイン領域の形成
をゲート領域の形成の前に行い、ゲート領域の形成後に
高温の熱処理を必要としないような製造工程とする。ソ
ース領域及びドレイン領域の形成の際の不純物として
は、例えばＡｓのような拡散係数の小さい不純物元素を
用いることによりゲート領域の形成後のチャネルの厚さ
ｄのコントロール時に、ソース領域及びドレイン領域の
押し込み量の変化を抑制する。
の厚さｄに比例し、また、チャネルの厚さｄは高温の熱
処理により変化する。Ｊ−ＦＥＴのＩｄｓｓの的中率を
向上させ、ウェハー面内のばらつきを低減するために、
高温の熱処理を伴うソース領域及びドレイン領域の形成
をゲート領域の形成の前に行い、ゲート領域の形成後に
高温の熱処理を必要としないような製造工程とする。ソ
ース領域及びドレイン領域の形成の際の不純物として
は、例えばＡｓのような拡散係数の小さい不純物元素を
用いることによりゲート領域の形成後のチャネルの厚さ
ｄのコントロール時に、ソース領域及びドレイン領域の
押し込み量の変化を抑制する。
【００１５】
【発明の実施の形態】次に、本発明の接合型電界効果ト
ランジスタの製造方法の実施の形態について説明する。
ランジスタの製造方法の実施の形態について説明する。
【００１６】まず、接合型電界効果トランジスタＪ−Ｆ
ＥＴのドレイン電流Ｉｄｓｓの特性について、半導体構
成の各種条件との関係で示すと次式のとおりである。
ＥＴのドレイン電流Ｉｄｓｓの特性について、半導体構
成の各種条件との関係で示すと次式のとおりである。
【００１７】
【数１】 ここで、Ｌ、Ｚ、ｄはそれぞれチャネルの長さ、幅、厚
さ、ＮDはチャネル領域のドナー濃度、μｎは電子の移
動度、ＫSは表面反応速度定数、εoは真空の誘電率、φ
Bはゲート接合の拡散電圧である。
さ、ＮDはチャネル領域のドナー濃度、μｎは電子の移
動度、ＫSは表面反応速度定数、εoは真空の誘電率、φ
Bはゲート接合の拡散電圧である。
【００１８】上式から分かるようにＩｄｓｓは、Ｚ・ｄ
／Ｌに比例する。
／Ｌに比例する。
【００１９】このため、チャネルの厚さｄのコントロー
ル性を向上させること及び熱処理を少なくしてチャネル
の厚さｄのばらつきを低減することがドレイン電流Ｉｄ
ｓｓの的中率の向上、ばらつきの低減に重要である。
ル性を向上させること及び熱処理を少なくしてチャネル
の厚さｄのばらつきを低減することがドレイン電流Ｉｄ
ｓｓの的中率の向上、ばらつきの低減に重要である。
【００２０】図１は、本発明の接合型電界効果トランジ
スタの製造方法の第１の実施の形態を示す図である。同
図を参照すると、本実施の形態では、ｐ型半導体基板１
にｎ型半導体領域２を約３〜１０μｍの厚さでエピタキ
シャル成長させたｎ／ｐ型エピタキシャルウェハーを用
いる。
スタの製造方法の第１の実施の形態を示す図である。同
図を参照すると、本実施の形態では、ｐ型半導体基板１
にｎ型半導体領域２を約３〜１０μｍの厚さでエピタキ
シャル成長させたｎ／ｐ型エピタキシャルウェハーを用
いる。
【００２１】ｎ／ｐ型エピタキシャルウェハーのｎ型半
導体領域２の表面のＪ−ＦＥＴを形成する領域に酸化膜
４を形成し、その周囲のエピタキシャル領域をｐ+型半
導体領域３とする（ａ）。この領域３は後述するように
Ｊ−ＦＥＴのゲート領域７とｐ型半導体基板１とをつな
げるガードリンク領域としての機能を有する。
導体領域２の表面のＪ−ＦＥＴを形成する領域に酸化膜
４を形成し、その周囲のエピタキシャル領域をｐ+型半
導体領域３とする（ａ）。この領域３は後述するように
Ｊ−ＦＥＴのゲート領域７とｐ型半導体基板１とをつな
げるガードリンク領域としての機能を有する。
【００２２】次に、前記ｎ／ｐ型エピタキシャルウェハ
ーの前記酸化膜４のソース及びドレインとする領域の酸
化膜をフォトレジストで選択的に除去した後、表面全体
を約５００〜１０００Åの薄い酸化膜で覆い、該酸化膜
を介してＡｓ（砒素）のイオン注入（注入量約１×１０
15／ｃｍ2〜１×１０16／ｃｍ2）を行ってソース領域５
及びドレイン領域６を形成する（ｂ）。
ーの前記酸化膜４のソース及びドレインとする領域の酸
化膜をフォトレジストで選択的に除去した後、表面全体
を約５００〜１０００Åの薄い酸化膜で覆い、該酸化膜
を介してＡｓ（砒素）のイオン注入（注入量約１×１０
15／ｃｍ2〜１×１０16／ｃｍ2）を行ってソース領域５
及びドレイン領域６を形成する（ｂ）。
【００２３】ここで、ソース領域５及びドレイン領域６
をＡｓで形成すると以下の利点を有する。即ち、拡散係
数の小さいＡｓ（１０００°Ｃで約２×１０-15ｃｍ2/
s)を不純物として選択すると、チャネルの厚さｄをコン
トロールする際にソース及びドレイン領域の不純物が押
し込まれて、ソース領域及びドレイン領域と半導体基板
との距離ｄ’が狭くなって耐圧が劣化すること防ぐこと
ができる。
をＡｓで形成すると以下の利点を有する。即ち、拡散係
数の小さいＡｓ（１０００°Ｃで約２×１０-15ｃｍ2/
s)を不純物として選択すると、チャネルの厚さｄをコン
トロールする際にソース及びドレイン領域の不純物が押
し込まれて、ソース領域及びドレイン領域と半導体基板
との距離ｄ’が狭くなって耐圧が劣化すること防ぐこと
ができる。
【００２４】次に、ｐ+型半導体領域であるゲート領域
をボロンのイオン注入（注入量約１×１０14／ｃｍ2〜
１×１０15／ｃｍ2）で形成すると共に、所要のＩｄｓ
ｓを得るために約１０００〜１１００℃の温度で熱処理
を行いながら、チャネルの厚さｄを所定の厚さ（約１〜
３μｍ）にコントロールする（ｃ）。ここで、形成され
たゲート領域７はｐ+型半導体領域３を介してｐ型半導
体基板１に接続される。
をボロンのイオン注入（注入量約１×１０14／ｃｍ2〜
１×１０15／ｃｍ2）で形成すると共に、所要のＩｄｓ
ｓを得るために約１０００〜１１００℃の温度で熱処理
を行いながら、チャネルの厚さｄを所定の厚さ（約１〜
３μｍ）にコントロールする（ｃ）。ここで、形成され
たゲート領域７はｐ+型半導体領域３を介してｐ型半導
体基板１に接続される。
【００２５】最後に、ソース領域５及びドレイン領域６
の領域上にアルミ電極８を形成する（ｄ）。
の領域上にアルミ電極８を形成する（ｄ）。
【００２６】次に、本発明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２７】図２は、本発明の接合型電界効果トランジ
スタの製造方法の第２の実施の形態を示す図である。
スタの製造方法の第２の実施の形態を示す図である。
【００２８】まず、図１に示す製造方法と同様に、ｎ／
ｐ型エピタキシャルウェハーに酸化膜４及び後の工程に
おいて形成するＪ−ＦＥＴのゲート領域をｐ型半導体基
板１につなげるためのｐ+型半導体領域３を形成する
（ａ）。
ｐ型エピタキシャルウェハーに酸化膜４及び後の工程に
おいて形成するＪ−ＦＥＴのゲート領域をｐ型半導体基
板１につなげるためのｐ+型半導体領域３を形成する
（ａ）。
【００２９】次に、前記ｎ／ｐ型エピタキシャルウェハ
ーの表面全体を薄い酸化膜で覆い、酸化膜４における、
Ｊ−ＦＥＴのソース領域、ドレイン領域及びゲート領域
を形成する領域をフォトレジストで選択的に除去する
（ｂ）。
ーの表面全体を薄い酸化膜で覆い、酸化膜４における、
Ｊ−ＦＥＴのソース領域、ドレイン領域及びゲート領域
を形成する領域をフォトレジストで選択的に除去する
（ｂ）。
【００３０】更に、約５００〜１０００Åの薄い酸化膜
を形成した後、レジスト９をマスクにしてＡｓのイオン
注入（注入量約１×１０15／ｃｍ2〜１×１０16／ｃ
ｍ2）を行い、ソース領域５及びドレイン領域６を形成
する（ｃ）。
を形成した後、レジスト９をマスクにしてＡｓのイオン
注入（注入量約１×１０15／ｃｍ2〜１×１０16／ｃ
ｍ2）を行い、ソース領域５及びドレイン領域６を形成
する（ｃ）。
【００３１】この後、レジスト９を用いこれをマスクと
した１〜５ＭｅＶの高いエネルギーによるボロンのイオ
ン注入（注入量約１×１０14／ｃｍ2〜１×１０15／ｃ
ｍ2）を行い、ゲート領域７を形成し（ｄ）、図１に示
す製造方法と同様に、熱処理によりチャネルの厚さｄを
コントロールする（ｅ）。
した１〜５ＭｅＶの高いエネルギーによるボロンのイオ
ン注入（注入量約１×１０14／ｃｍ2〜１×１０15／ｃ
ｍ2）を行い、ゲート領域７を形成し（ｄ）、図１に示
す製造方法と同様に、熱処理によりチャネルの厚さｄを
コントロールする（ｅ）。
【００３２】最後に、ソース領域５及びドレイン領域６
上の酸化膜を除去してアルミ電極８を形成する（ｆ）。
上の酸化膜を除去してアルミ電極８を形成する（ｆ）。
【００３３】本実施の形態では、ゲートとソース領域、
ドレイン領域をセルフアラインで形成するため、寸法の
精度が増すとともに、ゲート領域の形成に高エネルギー
イオン注入を用いるため所定のチャネルの厚さｄを得る
ための熱処理の時間を短縮でき、チャネルの厚さｄのば
らつきをさらに低減できる。
ドレイン領域をセルフアラインで形成するため、寸法の
精度が増すとともに、ゲート領域の形成に高エネルギー
イオン注入を用いるため所定のチャネルの厚さｄを得る
ための熱処理の時間を短縮でき、チャネルの厚さｄのば
らつきをさらに低減できる。
【００３４】以上のように、Ｊ−ＦＥＴのＩｄｓｓの的
中率を向上させるためには、チャネルの厚さｄをコント
ロールした後にこのチャネルの厚さｄに影響を与えるよ
うな熱処理を行わないようにし、ゲート領域形成工程の
みでチャネルの厚さを決定できる製造方法を採用するこ
とが有効である。また、ウェハー面内のばらつきを低減
するためにも熱処理を少なくすることが有効である。
中率を向上させるためには、チャネルの厚さｄをコント
ロールした後にこのチャネルの厚さｄに影響を与えるよ
うな熱処理を行わないようにし、ゲート領域形成工程の
みでチャネルの厚さを決定できる製造方法を採用するこ
とが有効である。また、ウェハー面内のばらつきを低減
するためにも熱処理を少なくすることが有効である。
【００３５】以上のように本発明の前記第１及び第２の
実施の形態では、ゲート領域の形成後は高温の熱処理を
行わないようにしているが、設定されたチャネルの厚さ
ｄに大きな影響を与えないような熱処理を伴う工程を設
けることが可能であることはいうまでもない。
実施の形態では、ゲート領域の形成後は高温の熱処理を
行わないようにしているが、設定されたチャネルの厚さ
ｄに大きな影響を与えないような熱処理を伴う工程を設
けることが可能であることはいうまでもない。
【００３６】なお、前記実施の形態において、ソース領
域及びドレイン領域の形成にＡｓを使用しているのは、
拡散係数の大きいリン（１０００°ｃで約２×１０-14
ｃｍ2／ｓ）を使用すると、チャネルの厚さｄを１μｍ
以下にコントロールすると耐圧の劣化を生じることを考
慮したものである。つまり、ゲート領域７の形成の際の
熱処理でソース領域５及びドレイン領域６が深く押し込
まれてソース領域５及びドレイン領域６と半導体基板１
との距離ｄ’が狭くなることによる耐圧劣化を回避する
ものである。
域及びドレイン領域の形成にＡｓを使用しているのは、
拡散係数の大きいリン（１０００°ｃで約２×１０-14
ｃｍ2／ｓ）を使用すると、チャネルの厚さｄを１μｍ
以下にコントロールすると耐圧の劣化を生じることを考
慮したものである。つまり、ゲート領域７の形成の際の
熱処理でソース領域５及びドレイン領域６が深く押し込
まれてソース領域５及びドレイン領域６と半導体基板１
との距離ｄ’が狭くなることによる耐圧劣化を回避する
ものである。
【００３７】
【発明の効果】本発明の接合型電界効果トランジスタの
製造方法によれば、チャネルの厚さｄをコントロールし
た後に高温の熱処理工程を介在する必要がないので、こ
のような熱処理によるばらつきの影響を受けることがな
く、チャネルの厚さｄとドレイン電流Ｉｄｓｓの相関が
再現性良く得られる。
製造方法によれば、チャネルの厚さｄをコントロールし
た後に高温の熱処理工程を介在する必要がないので、こ
のような熱処理によるばらつきの影響を受けることがな
く、チャネルの厚さｄとドレイン電流Ｉｄｓｓの相関が
再現性良く得られる。
【００３８】このため、チャネルの厚さｄのコントロー
ル性を向上でき、チャネルの厚さｄのばらつきを低減で
きるのでドレイン電流Ｉｄｓｓの的中率の向上及びばら
つきの低減が可能となる。
ル性を向上でき、チャネルの厚さｄのばらつきを低減で
きるのでドレイン電流Ｉｄｓｓの的中率の向上及びばら
つきの低減が可能となる。
【００３９】具体的には、従来のＪ−ＦＥＴの製造方法
では４０〜７０％と悪かったＩｄｓｓの的中率を７０〜
９０％に向上させることが可能となる。また、熱処理工
程数を減少して熱処理によるばらつきの影響を低減する
ことにより、Ｉｄｓｓのウェハー面内のばらつきを従来
の３０％から１５％に低減させることが可能となる。
では４０〜７０％と悪かったＩｄｓｓの的中率を７０〜
９０％に向上させることが可能となる。また、熱処理工
程数を減少して熱処理によるばらつきの影響を低減する
ことにより、Ｉｄｓｓのウェハー面内のばらつきを従来
の３０％から１５％に低減させることが可能となる。
【００４０】
【図１】本発明の第１の実施の形態の製造方法を説明す
るための接合型電界効果トランジスタの断面図である。
るための接合型電界効果トランジスタの断面図である。
【図２】本発明の第２の実施の形態の製造方法を説明す
るための接合型電界効果トランジスタの断面図である。
るための接合型電界効果トランジスタの断面図である。
【図３】従来の接合型電界効果トランジスタの製造方法
を説明するための接合型電界効果トランジスタの断面図
である。
を説明するための接合型電界効果トランジスタの断面図
である。
１ ｐ型半導体基板 ２ ｎ型半導体領域 ３ ｐ+型半導体領域 ４ 酸化膜 ５ ソース領域（ｎ+型半導体領域） ６ ドレイン領域（ｎ+型半導体領域） ７ ゲート領域（ｐ+型半導体領域） ８ アルミ電極 ９ レジスト ｄ チャネルの厚さ ｄ’ ソース、ドレイン領域と基板との距離
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 21/265 604 H01L 29/808
Claims (5)
- 【請求項１】 一主面に一方の導電型であるソース領域
及びドレイン領域と他方の導電型であるゲート領域を形
成する接合型電界効果トランジスタの製造方法におい
て、イオン注入により一主面にソース領域及びドレイン
領域を形成し、この後ゲート領域をイオン注入により形
成し、熱処理を行なって前記ソース領域及びドレイン領
域を押し込むとともに前記ゲート領域のチャネルの厚さ
を１μｍ乃至３μｍにコントロールを行うことを特徴と
する接合型電界効果トランジスタの製造方法。 - 【請求項２】 ソース領域及びドレイン領域を形成する
ために注入するイオンとしてＡｓのイオンを用いること
を特徴とする請求項１記載の接合型電界効果トランジス
タの製造方法。 - 【請求項３】 ゲート領域を形成するために注入するイ
オンとしてボロンのイオンを用いることを特徴とする請
求項１又は２記載の接合型電界効果トランジスタの製造
方法。 - 【請求項４】 高エネルギーのボロンイオン注入を行う
ことを特徴とする請求項３記載の接合型電界効果トラン
ジスタの製造方法。 - 【請求項５】 イオンの注入は一主面に形成した薄い酸
化膜を介して行うことを特徴とする請求項２、３又は４
記載の接合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31777997A JP3218599B2 (ja) | 1997-11-05 | 1997-11-05 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31777997A JP3218599B2 (ja) | 1997-11-05 | 1997-11-05 | 接合型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145156A JPH11145156A (ja) | 1999-05-28 |
| JP3218599B2 true JP3218599B2 (ja) | 2001-10-15 |
Family
ID=18091967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31777997A Expired - Fee Related JP3218599B2 (ja) | 1997-11-05 | 1997-11-05 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218599B2 (ja) |
-
1997
- 1997-11-05 JP JP31777997A patent/JP3218599B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11145156A (ja) | 1999-05-28 |
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