JP2803619B2 - 接合型電界効果トランジスタ及びその製造方法 - Google Patents
接合型電界効果トランジスタ及びその製造方法Info
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- JP2803619B2 JP2803619B2 JP8041387A JP4138796A JP2803619B2 JP 2803619 B2 JP2803619 B2 JP 2803619B2 JP 8041387 A JP8041387 A JP 8041387A JP 4138796 A JP4138796 A JP 4138796A JP 2803619 B2 JP2803619 B2 JP 2803619B2
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Description
【０００１】
【発明の属する技術分野】本発明は接合型電界効果トラ
ンジスタ（Ｊ−ＦＥＴ）及びその製造方法に関し、特に
ドレイン電流がドレイン・ソース間電圧に対して飽和特
性を示すＪ−ＦＥＴ及びその製造方法に関する。
ンジスタ（Ｊ−ＦＥＴ）及びその製造方法に関し、特に
ドレイン電流がドレイン・ソース間電圧に対して飽和特
性を示すＪ−ＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】図４に従来のこの種のＪ−ＦＥＴの主要
部を示す。
部を示す。
【０００３】この従来のＪ−ＦＥＴについてその製造工
程に沿って説明すると、シリコンでなるＰ+ 型半導体基
体１１上にＮ型シリコン膜（Ｎ型領域１３）をエピタキ
シャル成長させた半導体基体を用意し、ガードリング
（Ｐ型半導体領域１２）を形成し、ゲート領域（Ｐ型領
域１４、Ｐ型半導体領域１２に接続されている）を形成
する。次に、Ｎ+ 型領域１５，１６を形成し、Ｎ+ 型領
域１５，１６及びＰ+ 型半導体基体１１裏面にそれぞれ
オーム性接触をなすソース電極１８、ドレイン電極１９
及びゲート電極を形成する。
程に沿って説明すると、シリコンでなるＰ+ 型半導体基
体１１上にＮ型シリコン膜（Ｎ型領域１３）をエピタキ
シャル成長させた半導体基体を用意し、ガードリング
（Ｐ型半導体領域１２）を形成し、ゲート領域（Ｐ型領
域１４、Ｐ型半導体領域１２に接続されている）を形成
する。次に、Ｎ+ 型領域１５，１６を形成し、Ｎ+ 型領
域１５，１６及びＰ+ 型半導体基体１１裏面にそれぞれ
オーム性接触をなすソース電極１８、ドレイン電極１９
及びゲート電極を形成する。
【０００４】
【発明が解決しようとする課題】この従来のＪ−ＦＥＴ
の飽和ドレイン電流ＩDSS （ゲート・ソース間電圧は
０）はゲート領域（１４）とＰ+ 型半導体基板１１の間
のＮ型領域１３（チャネル領域）の厚さｄ及び不純物濃
度Ｎに依存している。この厚さｄはエピタキシャル層の
厚さがウェーハ内で不均一であることによってばらつ
く。エピタキシャル成長時及びＰ型半導体領域１２等を
形成するための熱工程においてＰ+ 型半導体基板１１か
ら不純物が拡散することによるＰ+ 領域のせり上がりが
あるので不純物濃度Ｎは深さ方向に不均一な分布を有し
ている。従って、ロット内における飽和ドレイン電流の
平均値を細く制御しなければ歩留りが悪くなる。そのた
め、Ｐ型領域１４の形成を終ったところでピンチオフ電
圧（飽和ドレイン電流と相関がありその目安となる）を
測定し、その測定結果に応じて１１００℃程度の押込拡
散を行なって所望の飽和ドレイン電流ＩDSS が得られる
ようにしている。この押込拡散により厚さｄだけでなく
不純物濃度Ｎも変化してしまうので一度の押込拡散で所
望の結果を得ることは難しく、ＩDSS 測定と押込拡散を
それぞれ複数回行なわなければならないという問題点が
あった。なお、面積が５０μｍ径程度のウェーハプロー
バの探針を接触できる大きさのＰ型領域を有するチェッ
ク素子をウェーハ内に複数個設けておいてそのチップ素
子のパンチスルー電圧を測定している。
の飽和ドレイン電流ＩDSS （ゲート・ソース間電圧は
０）はゲート領域（１４）とＰ+ 型半導体基板１１の間
のＮ型領域１３（チャネル領域）の厚さｄ及び不純物濃
度Ｎに依存している。この厚さｄはエピタキシャル層の
厚さがウェーハ内で不均一であることによってばらつ
く。エピタキシャル成長時及びＰ型半導体領域１２等を
形成するための熱工程においてＰ+ 型半導体基板１１か
ら不純物が拡散することによるＰ+ 領域のせり上がりが
あるので不純物濃度Ｎは深さ方向に不均一な分布を有し
ている。従って、ロット内における飽和ドレイン電流の
平均値を細く制御しなければ歩留りが悪くなる。そのた
め、Ｐ型領域１４の形成を終ったところでピンチオフ電
圧（飽和ドレイン電流と相関がありその目安となる）を
測定し、その測定結果に応じて１１００℃程度の押込拡
散を行なって所望の飽和ドレイン電流ＩDSS が得られる
ようにしている。この押込拡散により厚さｄだけでなく
不純物濃度Ｎも変化してしまうので一度の押込拡散で所
望の結果を得ることは難しく、ＩDSS 測定と押込拡散を
それぞれ複数回行なわなければならないという問題点が
あった。なお、面積が５０μｍ径程度のウェーハプロー
バの探針を接触できる大きさのＰ型領域を有するチェッ
ク素子をウェーハ内に複数個設けておいてそのチップ素
子のパンチスルー電圧を測定している。
【０００５】従って本発明の目的は、飽和ドレイン電流
ＩDSS のばらつきが少なくその調節が容易なＪ−ＦＥＴ
及びその製造方法を提供することにある。
ＩDSS のばらつきが少なくその調節が容易なＪ−ＦＥＴ
及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の接合型電界効果
トランジスタは、表面部に第１導電型半導体領域を有す
る高濃度第１導電型半導体基体の表面に第１導電型半導
体領域を形成してなる半導体基板と、前記第１導電型半
導体領域の表面部に形成された高濃度第１導電型ソース
領域と、前記第１導電型半導体領域の表面部に前記高濃
度第１導電型ソース領域とその底面の中央部を除き接合
し前記高濃度第１導電型ソース領域より深くに達して設
けられた第２導電型領域と、前記高濃度第１導電型半導
体基体、高濃度第１導電型ソース領域及び前記第２導電
型領域とそれぞれオーム性接触をなすドレイン電極、ソ
ース電極及びゲート電極とを含み、ドレイン・ソース間
電圧に対してドレイン電流に飽和特性をもたせたという
ものである。
トランジスタは、表面部に第１導電型半導体領域を有す
る高濃度第１導電型半導体基体の表面に第１導電型半導
体領域を形成してなる半導体基板と、前記第１導電型半
導体領域の表面部に形成された高濃度第１導電型ソース
領域と、前記第１導電型半導体領域の表面部に前記高濃
度第１導電型ソース領域とその底面の中央部を除き接合
し前記高濃度第１導電型ソース領域より深くに達して設
けられた第２導電型領域と、前記高濃度第１導電型半導
体基体、高濃度第１導電型ソース領域及び前記第２導電
型領域とそれぞれオーム性接触をなすドレイン電極、ソ
ース電極及びゲート電極とを含み、ドレイン・ソース間
電圧に対してドレイン電流に飽和特性をもたせたという
ものである。
【０００７】第１導電型半導体領域の不純物濃度を一定
とすると、飽和ドレイン電流ＩDSSはゲート領域である
第２導電型領域と接合していない高濃度第１導電型領域
の底面及びゲート領域で区画されるチャネル領域の寸法
に主として依存し、ゲート領域下部の第１導電型半導体
領域の厚さや不純物濃度には強く依存しない。
とすると、飽和ドレイン電流ＩDSSはゲート領域である
第２導電型領域と接合していない高濃度第１導電型領域
の底面及びゲート領域で区画されるチャネル領域の寸法
に主として依存し、ゲート領域下部の第１導電型半導体
領域の厚さや不純物濃度には強く依存しない。
【０００８】又、本発明の接合型電界効果トランジスタ
の製造方法は、高濃度第１導電型半導体基体の表面に第
１導電型半導体領域をエピタキシャル成長させる工程
と、前記第１導電型半導体領域の表面部に第２導電型領
域を形成することによって所定幅のチャネル領域を区画
する工程と、前記チャネル領域とその両側の前記第２導
電型領域にかけてこれより浅い高濃度第１導電型ソース
領域を形成する工程と、前記高濃度第１導電型半導体基
板の裏面、高濃度第１導電型ソース領域及び第２導電型
領域にそれぞれオーム性接触をなすドレイン電極、ソー
ス電極及びゲート電極を形成する工程とを含みドレイン
・ソース間電圧に対してドレイン電流に飽和特性をもた
せたというものである。
の製造方法は、高濃度第１導電型半導体基体の表面に第
１導電型半導体領域をエピタキシャル成長させる工程
と、前記第１導電型半導体領域の表面部に第２導電型領
域を形成することによって所定幅のチャネル領域を区画
する工程と、前記チャネル領域とその両側の前記第２導
電型領域にかけてこれより浅い高濃度第１導電型ソース
領域を形成する工程と、前記高濃度第１導電型半導体基
板の裏面、高濃度第１導電型ソース領域及び第２導電型
領域にそれぞれオーム性接触をなすドレイン電極、ソー
ス電極及びゲート電極を形成する工程とを含みドレイン
・ソース間電圧に対してドレイン電流に飽和特性をもた
せたというものである。
【０００９】チャネル領域を形成した後高濃度第１導電
型ソース領域を形成する前にウェーハ状態においてピン
チオフ電圧を測定して飽和ドレイン電流を推定し熱処理
を追加してチャネル領域寸法に調節を加えるかどうかを
決定することができるが、飽和ドレイン電流はチャネル
領域の寸法に主として依存するので調節が容易である。
型ソース領域を形成する前にウェーハ状態においてピン
チオフ電圧を測定して飽和ドレイン電流を推定し熱処理
を追加してチャネル領域寸法に調節を加えるかどうかを
決定することができるが、飽和ドレイン電流はチャネル
領域の寸法に主として依存するので調節が容易である。
【００１０】
【発明の実施の形態】図１（ａ）は本発明の第１の実施
の形態の主要部を示す平面図、図１（ｂ）は図１（ａ）
のＸ−Ｘ線断面図である。
の形態の主要部を示す平面図、図１（ｂ）は図１（ａ）
のＸ−Ｘ線断面図である。
【００１１】この実施の形態はＮ+ 型半導体基体１（不
純物濃度１×１０19ｃｍ-3程度のシリコン）の表面にＮ
型半導体領域２（厚さ５μｍ、不純物濃度１×１０16〜
１×１０17ｃｍ-3程度のＮ型エピタキシャル層）を形成
してなる半導体基板と、Ｎ型半導体領域２の表面部に形
成されたＮ+ ソース領域４（不純物濃度１×１０20ｃｍ
-3、深さ１μｍ）と、Ｎ型半導体領域２の表面部にＮ+
型ソース領域４とその底面の中央部を除き接合し前記Ｎ
+ 型ソース領域４より深くに達して設けられたループ状
のＰ型領域３（不純物濃度１×１０18ｃｍ-3、深さ約３
μｍ）と、Ｎ+型半導体基体１、Ｎ+ 型ソース領域４及
びＰ型領域３とそれぞれオーム性接触をなすドレイン電
極８、ソース電極７及びゲート電極６とを含み、ドレイ
ン・ソース間電圧に対してドレイン電流に飽和特性をも
たせたというものであり、チャネル領域９の寸法ａは１
μｍである。飽和ドレイン電流ＩDSS はチャネル領域９
の形状、寸法及び不純物濃度に依存するが、Ｎ+ 型半導
体基体から離れたところにあるのでＮ型半導体領域２の
全体の厚さや熱工程におけるＮ+ 型半導体基体１からの
不純物の拡散による影響をあまりうけず、従来例に比べ
てばらつきが少なく再現性よく製造できる。
純物濃度１×１０19ｃｍ-3程度のシリコン）の表面にＮ
型半導体領域２（厚さ５μｍ、不純物濃度１×１０16〜
１×１０17ｃｍ-3程度のＮ型エピタキシャル層）を形成
してなる半導体基板と、Ｎ型半導体領域２の表面部に形
成されたＮ+ ソース領域４（不純物濃度１×１０20ｃｍ
-3、深さ１μｍ）と、Ｎ型半導体領域２の表面部にＮ+
型ソース領域４とその底面の中央部を除き接合し前記Ｎ
+ 型ソース領域４より深くに達して設けられたループ状
のＰ型領域３（不純物濃度１×１０18ｃｍ-3、深さ約３
μｍ）と、Ｎ+型半導体基体１、Ｎ+ 型ソース領域４及
びＰ型領域３とそれぞれオーム性接触をなすドレイン電
極８、ソース電極７及びゲート電極６とを含み、ドレイ
ン・ソース間電圧に対してドレイン電流に飽和特性をも
たせたというものであり、チャネル領域９の寸法ａは１
μｍである。飽和ドレイン電流ＩDSS はチャネル領域９
の形状、寸法及び不純物濃度に依存するが、Ｎ+ 型半導
体基体から離れたところにあるのでＮ型半導体領域２の
全体の厚さや熱工程におけるＮ+ 型半導体基体１からの
不純物の拡散による影響をあまりうけず、従来例に比べ
てばらつきが少なく再現性よく製造できる。
【００１２】次にこの実施の形態の製造方法について説
明する。
明する。
【００１３】まず、図２（ａ）に示すように、シリコン
でなるＮ+ 型半導体基体１の表面に厚さ５μｍのＮ型エ
ピタキシャルシリコン層（Ｎ型半導体領域２）を形成
し、次に、イオン注入と１０００℃程度の熱処理によ
り、図２（ｂ）に示すように、深さ３μｍのＰ型領域３
をループ状に形成する。ループで囲まれたＮ型半導体領
域２の表面部９（チャネル領域）の幅ａは約１μｍとす
る。このとき、同時にチェック素子用のＰ型領域３ａを
形成するが、面積以外の寸法（深さ及び９ａの幅）は設
計上同一とする。この面積はウェーハプローバの探針を
接触させるため５０μｍ程度にする。次に、ウェーハプ
ローバを使用してチェック素子のピンチオフ電圧を測定
する。このとき、チェック素子上の酸化シリコン膜３
ａ，９ａは除去しておく。ピンチオフ電圧とＪ−ＦＥＴ
の飽和ドレイン電流は相関関係があるのでそれを利用し
て所望の飽和ドレイン電流を得るためである。所望のピ
ンチオフ電圧が得られれば次の工程へ移るが、必要に応
じて１１００℃程度の熱処理を行なってチャネル領域９
の寸法の調節を行ない、再びピンチオフ電圧を測定す
る。所望のピンチオフ電圧が得られたら、イオン注入法
とランプアニール法とによりＮ+ 型ソース領域４を形成
する。Ｎ+ 型ソース領域４ａは必ずしも形成しなくても
よい。続いて、図１に示すように、コンタクトホールＣ
s ，Ｃg を形成し、アルミニウム膜などのゲート電極
６，ソース電極７及びドレイン電極８を形成する。次
に、スクライビングにより素子の個片化を行なう。この
とき、前述したＰ型領域３ａを有するチェック素子とも
切り離す。
でなるＮ+ 型半導体基体１の表面に厚さ５μｍのＮ型エ
ピタキシャルシリコン層（Ｎ型半導体領域２）を形成
し、次に、イオン注入と１０００℃程度の熱処理によ
り、図２（ｂ）に示すように、深さ３μｍのＰ型領域３
をループ状に形成する。ループで囲まれたＮ型半導体領
域２の表面部９（チャネル領域）の幅ａは約１μｍとす
る。このとき、同時にチェック素子用のＰ型領域３ａを
形成するが、面積以外の寸法（深さ及び９ａの幅）は設
計上同一とする。この面積はウェーハプローバの探針を
接触させるため５０μｍ程度にする。次に、ウェーハプ
ローバを使用してチェック素子のピンチオフ電圧を測定
する。このとき、チェック素子上の酸化シリコン膜３
ａ，９ａは除去しておく。ピンチオフ電圧とＪ−ＦＥＴ
の飽和ドレイン電流は相関関係があるのでそれを利用し
て所望の飽和ドレイン電流を得るためである。所望のピ
ンチオフ電圧が得られれば次の工程へ移るが、必要に応
じて１１００℃程度の熱処理を行なってチャネル領域９
の寸法の調節を行ない、再びピンチオフ電圧を測定す
る。所望のピンチオフ電圧が得られたら、イオン注入法
とランプアニール法とによりＮ+ 型ソース領域４を形成
する。Ｎ+ 型ソース領域４ａは必ずしも形成しなくても
よい。続いて、図１に示すように、コンタクトホールＣ
s ，Ｃg を形成し、アルミニウム膜などのゲート電極
６，ソース電極７及びドレイン電極８を形成する。次
に、スクライビングにより素子の個片化を行なう。この
とき、前述したＰ型領域３ａを有するチェック素子とも
切り離す。
【００１４】チャネル領域９がＮ+ 型半導体基体１と２
μｍ程度の寸法Ｌだけ離れているので、飽和ドレイン電
流ＩDSS は、Ｎ+ 型半導体基体１近傍の不純物濃度の影
響をあまりうけないし、Ｎ+ 型ソース領域４の形成にラ
ンプアニールを使用するので不純物の再分布は殆んどな
い。従って、従来例に比較すると、チャネル領域の寸法
調節を行なう以前のパンチスルー電圧のばらつき自体も
少なく、調節の制御性もよいので調整のための測定と熱
処理の回数を少なくすることができる。更に、ガードリ
ングを形成しなくてもよいので工程が簡略であるし、チ
ップサイズを小さくするのに有利である。
μｍ程度の寸法Ｌだけ離れているので、飽和ドレイン電
流ＩDSS は、Ｎ+ 型半導体基体１近傍の不純物濃度の影
響をあまりうけないし、Ｎ+ 型ソース領域４の形成にラ
ンプアニールを使用するので不純物の再分布は殆んどな
い。従って、従来例に比較すると、チャネル領域の寸法
調節を行なう以前のパンチスルー電圧のばらつき自体も
少なく、調節の制御性もよいので調整のための測定と熱
処理の回数を少なくすることができる。更に、ガードリ
ングを形成しなくてもよいので工程が簡略であるし、チ
ップサイズを小さくするのに有利である。
【００１５】以上の説明では、Ｐ型領域３をループ状に
したが、これは必ずしもループ状でなくてもよく、一定
の間隔ａをもって並行に一対のＰ型領域を設けてもよい
のである。
したが、これは必ずしもループ状でなくてもよく、一定
の間隔ａをもって並行に一対のＰ型領域を設けてもよい
のである。
【００１６】図３は本発明の第２の実施の形態の主要部
を示す断面図である。
を示す断面図である。
【００１７】第１の実施の形態との相違はＮ型領域１０
がチャネル領域に設けられることである。Ｎ型領域１０
のＮ型不純物例えばリンの濃度はＮ型領域２のそれより
高く、Ｐ型領域３のＰ型不純物例えばボロンの濃度より
約１桁低くしておく。Ｎ型領域１０の形成は、Ｐ型領域
３の形成後にイオン注入と活性化処理とによればよい。
ピンチオフ電圧の調節をチャネル領域の寸法ではなく不
純物濃度によって行なうことができる。イオン注入によ
る不純物濃度の制御はエピタキシャル成長時のそれより
ばらつきが小さいので、Ｐ型領域３の押込による寸法制
御の回数を更に少なくできる利点がある。
がチャネル領域に設けられることである。Ｎ型領域１０
のＮ型不純物例えばリンの濃度はＮ型領域２のそれより
高く、Ｐ型領域３のＰ型不純物例えばボロンの濃度より
約１桁低くしておく。Ｎ型領域１０の形成は、Ｐ型領域
３の形成後にイオン注入と活性化処理とによればよい。
ピンチオフ電圧の調節をチャネル領域の寸法ではなく不
純物濃度によって行なうことができる。イオン注入によ
る不純物濃度の制御はエピタキシャル成長時のそれより
ばらつきが小さいので、Ｐ型領域３の押込による寸法制
御の回数を更に少なくできる利点がある。
【００１８】以上、ＮチャネルＪ−ＦＥＴについて説明
したがＰチャネルＪ−ＦＥＴについても本発明を適用し
うることは明らかなことであろう。
したがＰチャネルＪ−ＦＥＴについても本発明を適用し
うることは明らかなことであろう。
【００１９】
【発明の効果】以上説明したように本発明によれば、高
濃度第１導電型半導体基体の表面に第１導電型領域を形
成してなる半導体基板の前記第１導電型領域の表面部に
形成された第２導電型領域をゲート領域とし、このゲー
ト領域で囲まれた若しくは狭まれた第１導電型領域とチ
ャネル領域とする接合型電界効果トランジスタが得られ
るので、飽和ドレイン電流が第１導電型領域の厚さや高
濃度第１導電型半導体基体近くの不純物濃度に殆んど依
存せず、チャネル領域の寸法と不純物濃度に主として依
存する。従って飽和ドレイン電流のばらつきが少なくな
る、あるいは飽和ドレイン電流のばらつきを補正するた
めの熱処理回数を減らすことができるという効果があ
る。
濃度第１導電型半導体基体の表面に第１導電型領域を形
成してなる半導体基板の前記第１導電型領域の表面部に
形成された第２導電型領域をゲート領域とし、このゲー
ト領域で囲まれた若しくは狭まれた第１導電型領域とチ
ャネル領域とする接合型電界効果トランジスタが得られ
るので、飽和ドレイン電流が第１導電型領域の厚さや高
濃度第１導電型半導体基体近くの不純物濃度に殆んど依
存せず、チャネル領域の寸法と不純物濃度に主として依
存する。従って飽和ドレイン電流のばらつきが少なくな
る、あるいは飽和ドレイン電流のばらつきを補正するた
めの熱処理回数を減らすことができるという効果があ
る。
【図１】本発明の第１の実施の形態の主要部を示す平面
図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断面図（図
１（ｂ））である。
図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断面図（図
１（ｂ））である。
【図２】第１の実施の形態の製造方法について説明する
ための（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
ための（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
【図３】本発明の第２の実施の形態の主要部を示す断面
図である。
図である。
【図４】従来例の主要部を示す断面図である。
１ Ｎ+ 型半導体基体 ２ Ｎ型半導体領域 ３ Ｐ型領域 ４ Ｎ+ 型ソース領域 ５ 絶縁膜（酸化シリコン膜） ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ チャネル領域 １０ Ｎ型領域 １１ Ｐ+ 型半導体基体 １２ Ｐ型半導体領域 １３ Ｎ型領域 １４ Ｐ型領域 １５ Ｎ+ 型領域 １６ Ｎ+ 型領域 １７ 絶縁膜（酸化シリコン膜） １８ ソース電極 １９ ドレイン電極 ２０ ゲート電極
Claims (2)
- 【請求項１】 高濃度第１導電型半導体基体の表面に第
１導電型半導体領域を形成してなる半導体基板と、前記
第１導電型半導体領域の表面部に形成された高濃度第１
導電型ソース領域と、前記第１導電型半導体領域の表面
部に前記高濃度第１導電型ソース領域とその底面の中央
部を除き接合し前記高濃度第１導電型ソース領域より深
くに達して設けられた第２導電型領域と、前記高濃度第
１導電型半導体基体、高濃度第１導電型ソース領域及び
前記第２導電型領域とそれぞれオーム性接触をなすドレ
イン電極、ソース電極及びゲート電極とを含み、ドレイ
ン・ソース間電圧に対してドレイン電流に飽和特性をも
たせたことを特徴とする接合型電界効果トランジスタ。 - 【請求項２】 高濃度第１導電型半導体基体の表面に第
１導電型半導体領域をエピタキシャル成長させる工程
と、前記第１導電型半導体領域の表面部に第２導電型領
域を形成することによって所定幅のチャネル領域を区画
する工程と、前記チャネル領域とその両側の前記第２導
電型領域にかけてこれより浅い高濃度第１導電型ソース
領域を形成する工程と、前記高濃度第１導電型半導体基
板の裏面高濃度第１導電型ソース領域及び第２導電型領
域にそれぞれオーム性接触をなすドレイン電極、ソース
電極及びゲート電極を形成する工程とを含みドレイン・
ソース間電圧に対してドレイン電流に飽和特性をもたせ
たことを特徴とする接合型電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041387A JP2803619B2 (ja) | 1996-02-28 | 1996-02-28 | 接合型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041387A JP2803619B2 (ja) | 1996-02-28 | 1996-02-28 | 接合型電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232333A JPH09232333A (ja) | 1997-09-05 |
| JP2803619B2 true JP2803619B2 (ja) | 1998-09-24 |
Family
ID=12606981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041387A Expired - Fee Related JP2803619B2 (ja) | 1996-02-28 | 1996-02-28 | 接合型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803619B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06275849A (ja) * | 1993-03-22 | 1994-09-30 | Toyota Central Res & Dev Lab Inc | 静電誘導半導体装置 |
-
1996
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