JPH0234939A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0234939A JPH0234939A JP18500488A JP18500488A JPH0234939A JP H0234939 A JPH0234939 A JP H0234939A JP 18500488 A JP18500488 A JP 18500488A JP 18500488 A JP18500488 A JP 18500488A JP H0234939 A JPH0234939 A JP H0234939A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
縦型の接合ゲート電界効果トランジスタ（ＪＰＥＴ）の
製造方法に関し。
製造方法に関し。
簡易で制御性のよい製造プロセスを得ることを目的とし
。
。
一導電型半導体基板上にチャネル形成領域上を開口した
注入マスクを形成し、該開口より反対導電型不純物のイ
オンを該基板面に斜めに少なくとも相対する２方向より
注入して、該基板内に該基板表面より離れた位置に、且
つチャネル領域となる間隔をあけてゲート領域を形成す
る工程と、該開口より一導電型不純物のイオンを該基板
に垂直に注入して、該基板表面より該基板内に、且つ該
ゲート領域より離れた位置にソース領域を形成する工程
と、該ゲート？ｆＩ域より離れ、且つ該基板の裏面に接
して一導電型のドレイン領域を形成する工程とを有する
ように構成する。
注入マスクを形成し、該開口より反対導電型不純物のイ
オンを該基板面に斜めに少なくとも相対する２方向より
注入して、該基板内に該基板表面より離れた位置に、且
つチャネル領域となる間隔をあけてゲート領域を形成す
る工程と、該開口より一導電型不純物のイオンを該基板
に垂直に注入して、該基板表面より該基板内に、且つ該
ゲート領域より離れた位置にソース領域を形成する工程
と、該ゲート？ｆＩ域より離れ、且つ該基板の裏面に接
して一導電型のドレイン領域を形成する工程とを有する
ように構成する。
本発明は縦型の接合ゲート電界効果トランジスタ（ＪＰ
ＥＴ）の製造方法に関する。
ＥＴ）の製造方法に関する。
近年、 ＩＣの高速化、高集積化の要求に伴い、チップ
内における個々の半導体素子の占有面積を小さくする必
要があるので、素子の縦型構造が検討されるようになっ
た。
内における個々の半導体素子の占有面積を小さくする必
要があるので、素子の縦型構造が検討されるようになっ
た。
又、 ＭＯＳ ＦＥＴでは電流が基板表面のチャネルを
流れるのに対して、 ＪＰＥＴは基板中を流れるため。
流れるのに対して、 ＪＰＥＴは基板中を流れるため。
キャリアの移動度が大きく、高速化、大電流化に適して
いる。
いる。
第４図は基本的な横型ＪＰＥＴの断面図である。
図において、ｐ”−Ｓｉ領域（ゲート２）ＩＣ２上のｎ
−５ｔ基板（チャネル領域）１の表面より。
−５ｔ基板（チャネル領域）１の表面より。
ｐ゛型領領域ゲート１）ＩＧｌと、その両側に２つのｎ
＋型領領域ソース領域）Ｉｓ、（ドレイン領域） １０
が形成されている。
＋型領領域ソース領域）Ｉｓ、（ドレイン領域） １０
が形成されている。
図示の矢印は電流の流れる方向１点線はゲートから延び
る空乏層の境界を示す。
る空乏層の境界を示す。
このような構造を持つＪＰＥＴは、ゲート電極に印加す
る電圧により、ゲートから延びる空乏層長を制御し、ド
レイン／ソース間に流れる電流を制御している。＋１ １）例えば。
る電圧により、ゲートから延びる空乏層長を制御し、ド
レイン／ソース間に流れる電流を制御している。＋１ １）例えば。
Ｐｈｙｓｉｃｓ ａｎｄ Ｔｅｃｎｏｌｏｇｙ ｏｆ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ″＾、Ｓ、
Ｇｒｏｖｅ、 ｐｕｂｌｉｓｈｅｄ ｂｙ Ｗｉｌｌｙ
。
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ″＾、Ｓ、
Ｇｒｏｖｅ、 ｐｕｂｌｉｓｈｅｄ ｂｙ Ｗｉｌｌｙ
。
第５図は従来の縦型ＪＦＥＴの断面図である。
図において、 ｎ”−５ｔ ＶＪ域（ドレイン） ２
Ｄ上のｎ−−５ｉ基板（チャネル領域）２の表面よりｎ
゛型領領域ソース）２Ｓと、その両側に２つのｐ゛型領
領域ゲート領域１）２Ｇ１．（ゲート領域２）２Ｇ２が
形成されている。
Ｄ上のｎ−−５ｉ基板（チャネル領域）２の表面よりｎ
゛型領領域ソース）２Ｓと、その両側に２つのｐ゛型領
領域ゲート領域１）２Ｇ１．（ゲート領域２）２Ｇ２が
形成されている。
図示の矢印は電流の流れる方向１点線はゲートから延び
る空乏層の境界を示す。
る空乏層の境界を示す。
縦型ＪＦＥＴは横型と同じ原理で動作するが、第５図に
示されるように電流の流れる方向が半導体基板に対して
垂直になっている点が横型と異なっている２） ２）例えば、特開昭５７−１９２０８２号公報。
示されるように電流の流れる方向が半導体基板に対して
垂直になっている点が横型と異なっている２） ２）例えば、特開昭５７−１９２０８２号公報。
一般に、平面構造の横型素子は立体構造の縦型素子に比
べて製造方法が難しくなり、また制御性に乏しいといっ
た問題点がある。
べて製造方法が難しくなり、また制御性に乏しいといっ
た問題点がある。
例えば、第５図で２つのゲート領域を形成する際、縦方
向と同様に横方向にも不純物が拡散するためにゲート／
ゲート間の距離を短く、制御性良く形成することはでき
なかった。
向と同様に横方向にも不純物が拡散するためにゲート／
ゲート間の距離を短く、制御性良く形成することはでき
なかった。
本発明は、縦型ＪＰＥＴの製造のための簡易で制御性の
よいプロセスを得ることを目的とする。
よいプロセスを得ることを目的とする。
上記課題の解決は、−導電型半導体基板上にチャネル形
成領域上を開口した注入マスクを形成し。
成領域上を開口した注入マスクを形成し。
該開口より反対導電型不純物のイオンを該基板面に斜め
に少なくとも相対する２方向より注入して。
に少なくとも相対する２方向より注入して。
該基板内に該基板表面より離れた位置に、且つチャネル
領域となる間隔をあけてゲート領域を形成する工程と、
該開口より一導電型不純物のイオンを該基板に垂直に注
入して、該基板表面より該基板内に、且つ該ゲート領域
より離れた位置にソース領域を形成する工程と、該ゲー
ト領域より離れ。
領域となる間隔をあけてゲート領域を形成する工程と、
該開口より一導電型不純物のイオンを該基板に垂直に注
入して、該基板表面より該基板内に、且つ該ゲート領域
より離れた位置にソース領域を形成する工程と、該ゲー
ト領域より離れ。
且つ該基板の裏面に接して一導電型のドレイン領域を形
成する工程とを有する半導体装置の製造方法により達成
される。
成する工程とを有する半導体装置の製造方法により達成
される。
本発明は、注入マスクの開口部より斜め注入により基板
内部にゲーＨｒＪ域を形成し、開口部の直下の基板には
注入しないでチャネル領域とし、同一開口部より垂直注
入によりソース領域を形成することにより縦型ＪＦＥＴ
の要部が形成できるようにしたものである。
内部にゲーＨｒＪ域を形成し、開口部の直下の基板には
注入しないでチャネル領域とし、同一開口部より垂直注
入によりソース領域を形成することにより縦型ＪＦＥＴ
の要部が形成できるようにしたものである。
その結果、１枚の注入マスクで製造でき、しかもイオン
注入を用いるためゲート／ゲート間距離の制御性を向上
することができる。
注入を用いるためゲート／ゲート間距離の制御性を向上
することができる。
第１図（１１，（２）は本発明の原理図である。
第１図（１）はゲート領域形成用のイオン注入（ｍ後の
基板の模式断面図である。
基板の模式断面図である。
図で２例えばｎ−５ｉ基板１１内に、注入マスク１２の
開口部より斜めに、即ち、基板の法線に対して角度θで
もってマスク開口部直下を除いてゲート形成領域にｐ型
不純物のイオンを注入する。
開口部より斜めに、即ち、基板の法線に対して角度θで
もってマスク開口部直下を除いてゲート形成領域にｐ型
不純物のイオンを注入する。
ｐ型不純物のイオン注入は左右２方向より行うか、又は
これに加えて紙面に垂直な方向を含めて４方向より行い
開口部直下の領域を除いてこの周りに注入領域を形成す
る。
これに加えて紙面に垂直な方向を含めて４方向より行い
開口部直下の領域を除いてこの周りに注入領域を形成す
る。
注入イオンのマスク中の行程距離をｒｐ＋マスクの厚さ
をり、マスクの開口幅をｌとすると、マスクを通して基
板にイオン注入しないための条件は次のようになる。
をり、マスクの開口幅をｌとすると、マスクを通して基
板にイオン注入しないための条件は次のようになる。
１１ ＞ ｒ、 ｃｏｓ θ。
図の正規分布様の４つの曲線は横方向に濃度をとった注
入イオンの位置と分布を模式的に示したものである。
入イオンの位置と分布を模式的に示したものである。
又＋ Ｒｐは注入イオンの基板中の行程距離である。
次に、同一マスクの開口部より垂直にｎ型不純物のイオ
ンをソース形成領域に注入する。
ンをソース形成領域に注入する。
第１図（２）において、注入イオンの活性化アニールを
行い、基板内部にｐ゛゛ゲート領域１１ＧＩ。
行い、基板内部にｐ゛゛ゲート領域１１ＧＩ。
１１Ｇ２．基板表面にｎ゛゛ソース領域１１Ｓを形成す
る。
る。
この後２図示しないが基板裏面にｎ゛型トドレイン領域
形成して縦型ＪＰＥＴの要部が形成される。
形成して縦型ＪＰＥＴの要部が形成される。
第２図（１１〜（４）本発明の一実施例を工程順に説明
する断面図である。
する断面図である。
第２図（１）において、 ｎ−５ｔ基板１１内にその
表面より深さ３μｍの位置に燐イオン（Ｐつを注入する
（ドレイン領域形成用）。
表面より深さ３μｍの位置に燐イオン（Ｐつを注入する
（ドレイン領域形成用）。
Ｐ・の注入条件は、エネルギ３ＭｅＶ、ドーズ量ＩＥ１
５ ｃｍ−”である。
５ ｃｍ−”である。
なお１図示のＸ印は模式的に示した注入イオンである。
第２図（２）において、 ｎ−３ｉ基板１１上に、厚
さｈ＝１．５ ｐｍ、開口幅ｊ２＝１．０．ｃｒｍのタ
ングステン（誓）マスク１２を形成し、基板の法線に対
する角度θ＝１８．４°で硼素イオン（Ｂつを注入する
（ゲート領域形成用）。
さｈ＝１．５ ｐｍ、開口幅ｊ２＝１．０．ｃｒｍのタ
ングステン（誓）マスク１２を形成し、基板の法線に対
する角度θ＝１８．４°で硼素イオン（Ｂつを注入する
（ゲート領域形成用）。
Ｒ゛の注入条件は、エネルギＩＭｅＶ、ドーズ量ＩＥＬ
３ ｃｍ−”である。
３ ｃｍ−”である。
その後、θ−００で硼素イオン（Ａｓ”）を注入する（
ソース領域形成用）。
ソース領域形成用）。
Ａｓ”の注入条件は、エネルギ７０ ＫｅＶ、 ドー
ズ量ＩＥ１５ ｃｍ−２である。
ズ量ＩＥ１５ ｃｍ−２である。
第２図（３）において、素子分離を行う。
リソグラフィ工程で形成したレジストマスクを用いたリ
アクティブイオンエツチング（ＲＩＥ）により、 ｎ
−３ｉ基板１１に深さ約４μｍのトレンチを形成する。
アクティブイオンエツチング（ＲＩＥ）により、 ｎ
−３ｉ基板１１に深さ約４μｍのトレンチを形成する。
次にトレンチの底部にチャネルカット領域形成用のＢ′
″を注入する。
″を注入する。
Ｒ゛の注入条件は、エネルギ４０ＫｅＶ 、ドーズ量Ｉ
Ｅ１３ ｃｍ−２である。
Ｅ１３ ｃｍ−２である。
その後、トレンチ内に二酸化珪素（ＳｉＯ□）を埋め込
み、素子分離領域１３を形成する。
み、素子分離領域１３を形成する。
次に、窒素中で９００℃、２０分程度の注入イオンの活
性化アニールを行い、基板内部にｐ゛゛ゲート領域１１
ＧＩ、 １１Ｇ２．基板表面にｎ゛゛ソース（又はドレ
イン）領域ｉｉｓ、基板深部にｎ°型トドレイン又はソ
ース）領域１１［１及びチャネルカットＳｉ域１１Ｃを
形成する。
性化アニールを行い、基板内部にｐ゛゛ゲート領域１１
ＧＩ、 １１Ｇ２．基板表面にｎ゛゛ソース（又はドレ
イン）領域ｉｉｓ、基板深部にｎ°型トドレイン又はソ
ース）領域１１［１及びチャネルカットＳｉ域１１Ｃを
形成する。
第２図（４）において、基板上に保護膜としてＳｉＯ□
層１４全１４し、これに各電極数り出し用の開口部を形
成し、 、 ＲＩＥを用いて各領域にとどくトレンチを
形成し、これを埋めてゲート１．ゲート２゜ソース、ド
レインの各電極を形成する。
層１４全１４し、これに各電極数り出し用の開口部を形
成し、 、 ＲＩＥを用いて各領域にとどくトレンチを
形成し、これを埋めてゲート１．ゲート２゜ソース、ド
レインの各電極を形成する。
下方のドレイン電極は図示されていないが１紙面以外の
ところで基板表面に引き出されている。
ところで基板表面に引き出されている。
第３図（１１，（２）は実施例の平面図である。
第３図（１）はゲート形成用のイオン注入を２方向より
行った場合、第３図（２）は４方より行った場合で、こ
の場合はゲー・ト領域は一体となり図番１１Ｇで表され
ている。
行った場合、第３図（２）は４方より行った場合で、こ
の場合はゲー・ト領域は一体となり図番１１Ｇで表され
ている。
このように、埋込ゲートをイオン注入で形成しているの
で、拡散で形成するより制御性が良い。
で、拡散で形成するより制御性が良い。
又、埋込ゲートを垂直イオン注入を用いて同様なプロフ
ァイルで作ろうとするとマスクを一枚追加する等の必要
がある。従って２本発明はマスクを必要とせず、且つイ
オン注入を用いるため制御性が良い。
ァイルで作ろうとするとマスクを一枚追加する等の必要
がある。従って２本発明はマスクを必要とせず、且つイ
オン注入を用いるため制御性が良い。
実施例においては、ドレイン領域１１０の形成に高加速
エネルギのイオン注入法を用いたが、ドレイン領域ＬＩ
Ｄとしてｎ゛゛基板を用い、この上にｎ−−５ｉ基板１
１の代わりにｎ−Ｓｉ層をエピタキシャル成長してもよ
い。
エネルギのイオン注入法を用いたが、ドレイン領域ＬＩ
Ｄとしてｎ゛゛基板を用い、この上にｎ−−５ｉ基板１
１の代わりにｎ−Ｓｉ層をエピタキシャル成長してもよ
い。
実施例においては、注入マスク１２の開口部の側壁は垂
直であるが、注入角度と同一にすると、注入イオン分布
に対してエツジのプロファイルが改善される。
直であるが、注入角度と同一にすると、注入イオン分布
に対してエツジのプロファイルが改善される。
又、実施例においては、素子分離を後工程で行ったが、
最初に行ってもよい。ドレイン領域１１０は埋込層とし
て他の素子と共用してもよい。
最初に行ってもよい。ドレイン領域１１０は埋込層とし
て他の素子と共用してもよい。
の製造のための簡易で制御性のよいプロセスが得られる
。
。
第１図（１１，！２）は本発明の原理図。
第２図（１１〜（４）本発明の一実施例を工程順に説明
する断面図。 第３図（１１，（２）は実施例の平面図。 第４図は基本的な横型ＪＰＥＴの断面図。 第５図は従来の縦型ＪＦＥＴの断面図である。 図において。 １１はｎ−３ｉ基板 １１ＧＩ、 １１Ｇ２はｐ゛型アゲート領域１１Ｓはれ
＋型ソース領域。 １１０はｎ°型トドレイン領域 １１Ｃはチャネルカット領域。 １２は注入マスク。 １３は素子分離領域。 〔発明の効果〕 以上説明したように本発明によれば、縦型ＪＰＥＴ１４
は保護膜でＳｉＯ□層 ｉＰ′−発明の原理口 亭 １ 囚 （施イダｌ］の餌伯（２）Ｃ乏の１） 千 ２ 口 プート １ ソース 勺・ニド２ 災枢４ダ］か灯ｉのＣ卸２） 牛 ２ 口 アラｉ秤ジイダｌ］ρ）’４’７Ｃ≧）牛 ３ り 袴＋１ＪｖＥＴの回向の 半４０ ６疋爪のオ炎型ＪＦＥＴの注午面（２）早５ の
する断面図。 第３図（１１，（２）は実施例の平面図。 第４図は基本的な横型ＪＰＥＴの断面図。 第５図は従来の縦型ＪＦＥＴの断面図である。 図において。 １１はｎ−３ｉ基板 １１ＧＩ、 １１Ｇ２はｐ゛型アゲート領域１１Ｓはれ
＋型ソース領域。 １１０はｎ°型トドレイン領域 １１Ｃはチャネルカット領域。 １２は注入マスク。 １３は素子分離領域。 〔発明の効果〕 以上説明したように本発明によれば、縦型ＪＰＥＴ１４
は保護膜でＳｉＯ□層 ｉＰ′−発明の原理口 亭 １ 囚 （施イダｌ］の餌伯（２）Ｃ乏の１） 千 ２ 口 プート １ ソース 勺・ニド２ 災枢４ダ］か灯ｉのＣ卸２） 牛 ２ 口 アラｉ秤ジイダｌ］ρ）’４’７Ｃ≧）牛 ３ り 袴＋１ＪｖＥＴの回向の 半４０ ６疋爪のオ炎型ＪＦＥＴの注午面（２）早５ の
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板上にチャネル形成領域上を開口した
注入マスクを形成し、該開口より反対導電型不純物のイ
オンを該基板面に斜めに少なくとも相対する２方向より
注入して、該基板内に該基板表面より離れた位置に、且
つチャネル領域となる間隔をあけてゲート領域を形成す
る工程と、該開口より一導電型不純物のイオンを該基板
に垂直に注入して、該基板表面より該基板内に、且つ該
ゲート領域より離れた位置にソース領域を形成する工程
と、 該ゲート領域より離れ、且つ該基板の裏面に接して一導
電型のドレイン領域を形成する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18500488A JPH0234939A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18500488A JPH0234939A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0234939A true JPH0234939A (ja) | 1990-02-05 |
Family
ID=16163093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18500488A Pending JPH0234939A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0234939A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5013673A (en) * | 1989-06-30 | 1991-05-07 | Matsushita Electric Industrial Co., Ltd. | Implantation method for uniform trench sidewall doping by scanning velocity correction |
| JPH09232333A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 接合型電界効果トランジスタ及びその製造方法 |
| JP2007113833A (ja) * | 2005-10-20 | 2007-05-10 | Matsushita Electric Ind Co Ltd | 空気調和機の室内ユニット |
-
1988
- 1988-07-25 JP JP18500488A patent/JPH0234939A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5013673A (en) * | 1989-06-30 | 1991-05-07 | Matsushita Electric Industrial Co., Ltd. | Implantation method for uniform trench sidewall doping by scanning velocity correction |
| JPH09232333A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 接合型電界効果トランジスタ及びその製造方法 |
| JP2007113833A (ja) * | 2005-10-20 | 2007-05-10 | Matsushita Electric Ind Co Ltd | 空気調和機の室内ユニット |
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