JPS5931074A - 静電誘導トランジスタの製造方法 - Google Patents
静電誘導トランジスタの製造方法Info
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- JPS5931074A JPS5931074A JP14141682A JP14141682A JPS5931074A JP S5931074 A JPS5931074 A JP S5931074A JP 14141682 A JP14141682 A JP 14141682A JP 14141682 A JP14141682 A JP 14141682A JP S5931074 A JPS5931074 A JP S5931074A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 230000006698 induction Effects 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000003068 static effect Effects 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 10
- 230000007423 decrease Effects 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 abstract 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66416—Static induction transistors [SIT]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は静電誘導トランジスタの製造方法に関するも
のである。
のである。
以下、ｎチャネル静電誘導トランジスタを例にとり説明
する。
する。
第１図はその一例の主要構成要素の一部を示す断面図で
ある。
ある。
図において、０．００５〜０，０１５Ω−ｅｍの比抵抗
を有するｎ形半導体基板、（２） ＃−１： ｎ形半導
体基板（１）の主面上に形成式れ５０Ω−ａｍ程度の比
抵抗を有するｎ−形エピタキシャル成長半導体層（以下
「ｎ−形エピタキシャル層」と呼ぶ）である。これらの
ｎ形半導体基板（１）およびｎ″′形エピタキシャル層
（２）はｎ形ドレイン領域を構成する。（３）はｎ−形
エピタキシャル層（２）の表面部にその所賛部分を取り
囲むようにホウ素などのｐ形不純物を０．６μ程度の深
さに選択的に拡散して形成式れたｐ形高不純物濃度層（
図示せず）のｐ形不純物を１１２０℃程度の高温の窒素
雰囲気中での１〜５時間の熱処理によって再拡散して形
成されたｐ形ゲート領域、（４）はｉ形エピタキシャル
層（２）の表面部のｐ形ゲート領域（３）によって取り
囲まれた部分にｐ形ゲート領域（３）との間に所定間隔
をおいてｎ形不純物を高濃度に選択的に拡散して形成さ
れｐ形ゲート領域（３）の幅および拡散深さより狭い幅
および浅い拡散深さを有するｎ形ゲート領域である。以
下、ｎ形半導体基板（１）およびｉ形エピタキシャル層
（２）をそれぞれ「ｎ形ドレイン領域（１）」および「
ｎ−形ドレイン領域（２）」と呼ぶことにする。
を有するｎ形半導体基板、（２） ＃−１： ｎ形半導
体基板（１）の主面上に形成式れ５０Ω−ａｍ程度の比
抵抗を有するｎ−形エピタキシャル成長半導体層（以下
「ｎ−形エピタキシャル層」と呼ぶ）である。これらの
ｎ形半導体基板（１）およびｎ″′形エピタキシャル層
（２）はｎ形ドレイン領域を構成する。（３）はｎ−形
エピタキシャル層（２）の表面部にその所賛部分を取り
囲むようにホウ素などのｐ形不純物を０．６μ程度の深
さに選択的に拡散して形成式れたｐ形高不純物濃度層（
図示せず）のｐ形不純物を１１２０℃程度の高温の窒素
雰囲気中での１〜５時間の熱処理によって再拡散して形
成されたｐ形ゲート領域、（４）はｉ形エピタキシャル
層（２）の表面部のｐ形ゲート領域（３）によって取り
囲まれた部分にｐ形ゲート領域（３）との間に所定間隔
をおいてｎ形不純物を高濃度に選択的に拡散して形成さ
れｐ形ゲート領域（３）の幅および拡散深さより狭い幅
および浅い拡散深さを有するｎ形ゲート領域である。以
下、ｎ形半導体基板（１）およびｉ形エピタキシャル層
（２）をそれぞれ「ｎ形ドレイン領域（１）」および「
ｎ−形ドレイン領域（２）」と呼ぶことにする。
静電誘導トランジスタでは、ｐ＋形ゲート領域（３）に
よるピンチオフ電圧が重要なパラメータであるので、所
定範囲内のピンチオフ電圧を得るためには、ｐ＋形ゲー
ト領域（３）の形成条件を制御して製造する必要があっ
た。
よるピンチオフ電圧が重要なパラメータであるので、所
定範囲内のピンチオフ電圧を得るためには、ｐ＋形ゲー
ト領域（３）の形成条件を制御して製造する必要があっ
た。
従来の製造方法では、ます、ｎ＋形トドレイン領域１）
の主面上にｎ−形ドレイン領域（２）を形成し、次に１
ｎ−形ドレイン領域（２）の表面部にｐ＋形ゲート領域
（３）を選択的に形成し、次いで、ｎ−形ドレイン領域
（２）の表面部のｐ＋形ゲート領域（３）によって取り
囲まれた部分にｎ＋形ソース領域（４）拠選択的に形成
する。
の主面上にｎ−形ドレイン領域（２）を形成し、次に１
ｎ−形ドレイン領域（２）の表面部にｐ＋形ゲート領域
（３）を選択的に形成し、次いで、ｎ−形ドレイン領域
（２）の表面部のｐ＋形ゲート領域（３）によって取り
囲まれた部分にｎ＋形ソース領域（４）拠選択的に形成
する。
しかるのち、ｐ＋形ゲート領域（３）およびｎ＋形ソー
ス領域（４〕間に逆方向のバイアス電圧を印加し、この
バイアス電圧を変化させてｎ＋形ソース領域（４）およ
びドレイン領域（１） 、 （２）間に電流が流れなく
なるときのバイアス電圧値からピンチオフ電圧を求める
。
ス領域（４〕間に逆方向のバイアス電圧を印加し、この
バイアス電圧を変化させてｎ＋形ソース領域（４）およ
びドレイン領域（１） 、 （２）間に電流が流れなく
なるときのバイアス電圧値からピンチオフ電圧を求める
。
そして、このピンチオフ電圧を、以降の製造ロットのＶ
形ゲート領域（３）の形成条件を制御するデータにして
いた。しかし、ｎ＋形ソース領域（４）の形成後のピン
チオフ電圧によるり形ゲート領域（３）の形成条件の制
御では、このピンチオフ電圧とｐ＋形ゲート領域（３）
の形成条件との間の相関関係がｐ１ゲート領域（３）の
形成後におけるｎ＋形ソース領域（４）の形成によって
悪くなるので、ｐ＋形ゲート領域（３）を精度よく形成
することができず、製造歩留りの向上を図ることは容易
ではなかった。
形ゲート領域（３）の形成条件を制御するデータにして
いた。しかし、ｎ＋形ソース領域（４）の形成後のピン
チオフ電圧によるり形ゲート領域（３）の形成条件の制
御では、このピンチオフ電圧とｐ＋形ゲート領域（３）
の形成条件との間の相関関係がｐ１ゲート領域（３）の
形成後におけるｎ＋形ソース領域（４）の形成によって
悪くなるので、ｐ＋形ゲート領域（３）を精度よく形成
することができず、製造歩留りの向上を図ることは容易
ではなかった。
この発明は、上述の点に鑑みてなされたもので、ゲート
領域を形成しソース領域を形成する以前の段階において
ピンチオフ電圧に対応するゲート・ドレイン間電圧を測
定し、この測定されたゲート・ドレイン間電圧を以降の
製造ロフトのゲート領域の形成条件を制御するデータに
することによって、製造歩留シの向上を図ることができ
る静電誘導トランジスタの製造方法を提供することを目
的とする。
領域を形成しソース領域を形成する以前の段階において
ピンチオフ電圧に対応するゲート・ドレイン間電圧を測
定し、この測定されたゲート・ドレイン間電圧を以降の
製造ロフトのゲート領域の形成条件を制御するデータに
することによって、製造歩留シの向上を図ることができ
る静電誘導トランジスタの製造方法を提供することを目
的とする。
第２図はこの発明の一実施例のｎチャネル静電誘導トラ
ンジスタの製造方法における以降の製造ロットのｐ＋形
ゲート領域の形成条件を制御する手順を説明するための
ｐ＋形ゲート領域の形成後の状態を示す断面図である。
ンジスタの製造方法における以降の製造ロットのｐ＋形
ゲート領域の形成条件を制御する手順を説明するための
ｐ＋形ゲート領域の形成後の状態を示す断面図である。
図において、第１図に示した符号と同一符号は同等部分
を示す。
を示す。
この実施例の製造方法では、第２図に示すように、まず
、ｎ＋形トドレイン領域１）の主面上Ｋｎ−形ドレイン
領域（２）を形成し、ｎ−形ドレイン領域（２）の表面
部にｐ＋形ゲート領域（３）を選択的に形成する。しか
るのち、り形ゲート領域（３）およびドレイン領域（１
） 、 （２）間に逆方向のバイアス電圧ｃ以下「ゲー
ト・ドレイン間電圧」と呼ぶ）を印加すると、ｐ＋形ゲ
ート領域（３）からｎ−形ドレイン領域（２）内へ拡が
る空乏層によってり形ゲート領域（３）およびｎ−形ド
レイン領域（２）間に容量ｃ以下「ゲート・ドレイン間
容量」と呼ぶ）ができる。このゲート・ドレイン間電圧
を増大させながらこれに対応するゲート・ドレイン間容
量を測定すると、第３図にその一例を示すようなゲート
・ドレイン間電圧とゲート・ドレイン間容量との関係曲
線が得られる。第３図において、横軸はゲート・ドレイ
ン間電圧、縦軸はゲート・ドレイン間容量である。第３
図に示すように、ゲート・ドレイン間容量は、ｐ＋形ゲ
ート領域（３）から拡がって互いに重カリ合わないよう
寿空乏層（第２図に図示イ）ができるゲート・ドレイン
間電圧値（い）に対応するゲート・ドレイン間容量値の
部分と、互いに東なり始める空乏層（第２図に図示口）
ができるゲート・ドレイン間電圧値（ろ）に対応するゲ
ート・ドレイン間容量値の部分と、完全に重なり合った
空乏層（第２図に図示ハ）ができるゲート・ドレイン間
電圧値（Ｗに対応するゲート・ドレイン間容量値の部分
とに分かれる。ゲート・ドレイン間電圧値（い）に対応
するゲート・ドレイン間容量値は、空乏層（イ）がｐ＋
形ゲート領域（３）から拡がるＶＣ連れて減少し、ゲー
ト・ドレイン間電圧値（ろ）に対応するゲート・ドレイ
ン間容蓋値は、互いに重なり始める空乏層（ロ）ができ
ると急激に減少し、ゲート・ドレイン間電圧値（は）に
対応するゲート・ドレイン間容量値は、完全に重なり合
った空乏層（ハ）ができるに連れて漸次減少する。ゲー
ト・ドレイン間電圧値（ろ）は、ｎ−形ドレイン領域（
２）の表面部の空乏層（ロ）が互いに重なシ始める部分
に次段階で形成されるｎ＋形ソース領域（４）からドレ
イン領域（２） 、 （１）へ電流が流れなくなるピン
チオフ電圧に対応する。従って、第３図に示したゲート
・ドレイン間電圧とゲート・ドレイン間容量との関係曲
線を作成し、この関係曲線のゲート・ドレイン間容量値
が急激に低下する部分に対応するゲート・ドレイン間電
圧値（ろ）を求め、このゲート・ドレイン間電圧値（ろ
）を用いて以降の製造ロットのｐ＋形ゲート領域（３）
の形成条件を制御すれば、ゲート・ドレイン間電圧値（
ろ）とｐ形ケート領域（３）の形成条件との相関関係が
、従来の方法におけるｎ形ソース領域（４）の形成後の
ピンチオフ電圧とｐ形ケート領域（３）の形成条件との
相関関係よりよくなり、ｐ形ケート領域（３）を精度よ
く形成することが可能となって、製造歩留りの向上を図
ることができる。しかも、第３図に示したゲート・ドレ
イン間電圧とゲートΦドレイン間容量との関係曲線をゲ
ート・ドレイン間電圧で微分すれば、第４図にゲート・
ドレイン間電圧とゲート・ドレイン間容量の微分値との
関係曲線の一例に示すように、ゲート拳ドレイｙ間容量
が急激に低下する部分に対応するゲート・ドレイン間電
圧値（ろ）を容易に求めることができる。第４図におい
て、横軸はゲート・ドレイン間電圧、縦軸はゲート・
ドレイン間容量の微分値である０なお、これまで、ｎチ
ャネル静電誘導トランジスタの場合を例にとり述べたが
、この発明はこれに限らず、ｐチャネル静電誘導トラン
ジスタの場合にも適用することができる。
、ｎ＋形トドレイン領域１）の主面上Ｋｎ−形ドレイン
領域（２）を形成し、ｎ−形ドレイン領域（２）の表面
部にｐ＋形ゲート領域（３）を選択的に形成する。しか
るのち、り形ゲート領域（３）およびドレイン領域（１
） 、 （２）間に逆方向のバイアス電圧ｃ以下「ゲー
ト・ドレイン間電圧」と呼ぶ）を印加すると、ｐ＋形ゲ
ート領域（３）からｎ−形ドレイン領域（２）内へ拡が
る空乏層によってり形ゲート領域（３）およびｎ−形ド
レイン領域（２）間に容量ｃ以下「ゲート・ドレイン間
容量」と呼ぶ）ができる。このゲート・ドレイン間電圧
を増大させながらこれに対応するゲート・ドレイン間容
量を測定すると、第３図にその一例を示すようなゲート
・ドレイン間電圧とゲート・ドレイン間容量との関係曲
線が得られる。第３図において、横軸はゲート・ドレイ
ン間電圧、縦軸はゲート・ドレイン間容量である。第３
図に示すように、ゲート・ドレイン間容量は、ｐ＋形ゲ
ート領域（３）から拡がって互いに重カリ合わないよう
寿空乏層（第２図に図示イ）ができるゲート・ドレイン
間電圧値（い）に対応するゲート・ドレイン間容量値の
部分と、互いに東なり始める空乏層（第２図に図示口）
ができるゲート・ドレイン間電圧値（ろ）に対応するゲ
ート・ドレイン間容量値の部分と、完全に重なり合った
空乏層（第２図に図示ハ）ができるゲート・ドレイン間
電圧値（Ｗに対応するゲート・ドレイン間容量値の部分
とに分かれる。ゲート・ドレイン間電圧値（い）に対応
するゲート・ドレイン間容量値は、空乏層（イ）がｐ＋
形ゲート領域（３）から拡がるＶＣ連れて減少し、ゲー
ト・ドレイン間電圧値（ろ）に対応するゲート・ドレイ
ン間容蓋値は、互いに重なり始める空乏層（ロ）ができ
ると急激に減少し、ゲート・ドレイン間電圧値（は）に
対応するゲート・ドレイン間容量値は、完全に重なり合
った空乏層（ハ）ができるに連れて漸次減少する。ゲー
ト・ドレイン間電圧値（ろ）は、ｎ−形ドレイン領域（
２）の表面部の空乏層（ロ）が互いに重なシ始める部分
に次段階で形成されるｎ＋形ソース領域（４）からドレ
イン領域（２） 、 （１）へ電流が流れなくなるピン
チオフ電圧に対応する。従って、第３図に示したゲート
・ドレイン間電圧とゲート・ドレイン間容量との関係曲
線を作成し、この関係曲線のゲート・ドレイン間容量値
が急激に低下する部分に対応するゲート・ドレイン間電
圧値（ろ）を求め、このゲート・ドレイン間電圧値（ろ
）を用いて以降の製造ロットのｐ＋形ゲート領域（３）
の形成条件を制御すれば、ゲート・ドレイン間電圧値（
ろ）とｐ形ケート領域（３）の形成条件との相関関係が
、従来の方法におけるｎ形ソース領域（４）の形成後の
ピンチオフ電圧とｐ形ケート領域（３）の形成条件との
相関関係よりよくなり、ｐ形ケート領域（３）を精度よ
く形成することが可能となって、製造歩留りの向上を図
ることができる。しかも、第３図に示したゲート・ドレ
イン間電圧とゲートΦドレイン間容量との関係曲線をゲ
ート・ドレイン間電圧で微分すれば、第４図にゲート・
ドレイン間電圧とゲート・ドレイン間容量の微分値との
関係曲線の一例に示すように、ゲート拳ドレイｙ間容量
が急激に低下する部分に対応するゲート・ドレイン間電
圧値（ろ）を容易に求めることができる。第４図におい
て、横軸はゲート・ドレイン間電圧、縦軸はゲート・
ドレイン間容量の微分値である０なお、これまで、ｎチ
ャネル静電誘導トランジスタの場合を例にとり述べたが
、この発明はこれに限らず、ｐチャネル静電誘導トラン
ジスタの場合にも適用することができる。
以上、説明したように、この発明の静電誘導トランジス
タの製造方法では、ゲート領域をエピタキシャル層の表
面部に選択的に形成したのちに、上記ゲート領域および
上記エピタキシャル層間に印加される逆方向のゲート・
ドレイン間電圧とゲート・ドレイン間容量との関係曲線
を作成し、この関係曲線の上記ゲート・ドレイン間容量
が急激に減少する部分に対応するゲート・ドレイン間電
圧値を求め、このゲート・ドレイン間電圧値を以降の製
造ロットのゲート領域の形成条件を制御するデータにす
るので、上記ゲート・ドレイン関電圧値と上記ゲート領
域の形成条件との相関関係が、従来の方法におけるピン
チオフ電圧と上記ゲート領域の形成条件との相関関係よ
りよくなって、上記ゲート領域を精度よく形成すること
が可能となり、製造歩留りの向上を図ることができる。
タの製造方法では、ゲート領域をエピタキシャル層の表
面部に選択的に形成したのちに、上記ゲート領域および
上記エピタキシャル層間に印加される逆方向のゲート・
ドレイン間電圧とゲート・ドレイン間容量との関係曲線
を作成し、この関係曲線の上記ゲート・ドレイン間容量
が急激に減少する部分に対応するゲート・ドレイン間電
圧値を求め、このゲート・ドレイン間電圧値を以降の製
造ロットのゲート領域の形成条件を制御するデータにす
るので、上記ゲート・ドレイン関電圧値と上記ゲート領
域の形成条件との相関関係が、従来の方法におけるピン
チオフ電圧と上記ゲート領域の形成条件との相関関係よ
りよくなって、上記ゲート領域を精度よく形成すること
が可能となり、製造歩留りの向上を図ることができる。
第１図１ｄｎチヤネル静電誘導トランジスタの一例の主
要構成要素を示す断面図、第２図はこの発明の一実施例
のｎチャネル静電誘導トランジスタの製造方法における
ｐ＋形ゲート領域形成後の状態を示す断面図、第３図は
ゲート・ドレイン間電圧とゲート・ドレイン間容量との
関係曲線の一例を示す図、第４図はゲート・ドレイン間
電圧とゲート・ドレイン間容量の微分値との関係曲線の
一例を示す図である。 図において、（１）は♂形半導体基板（第１伝導形の高
不純物濃度の半導体基板） 、（２）はｎ−形エピタキ
シャル層（第１伝導形の低不純物濃度のエピタキシャル
成長半導体層） 、（３）はｐ＋形ゲート饋頭載第２伝
導形のゲート領域） 、（４）はｎ＋形ソース領域（第
１伝導形のソース領域）である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 葛野信−（外１名） 第１図 第２図
要構成要素を示す断面図、第２図はこの発明の一実施例
のｎチャネル静電誘導トランジスタの製造方法における
ｐ＋形ゲート領域形成後の状態を示す断面図、第３図は
ゲート・ドレイン間電圧とゲート・ドレイン間容量との
関係曲線の一例を示す図、第４図はゲート・ドレイン間
電圧とゲート・ドレイン間容量の微分値との関係曲線の
一例を示す図である。 図において、（１）は♂形半導体基板（第１伝導形の高
不純物濃度の半導体基板） 、（２）はｎ−形エピタキ
シャル層（第１伝導形の低不純物濃度のエピタキシャル
成長半導体層） 、（３）はｐ＋形ゲート饋頭載第２伝
導形のゲート領域） 、（４）はｎ＋形ソース領域（第
１伝導形のソース領域）である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 葛野信−（外１名） 第１図 第２図
Claims (2)
- （１）第１伝導形の高不純物濃度の半導体基板の主面上
に第１伝導形の低不純物濃度のエピタキシャル成長半導
体層を形成する第１の工程と、このエピタキシャル成長
半導体層の表面部にその所要部分を取り囲むように第２
伝導形の不純物を高濃度に選択的に導入して第２伝導形
のゲート領域を形成する第２の工程と、上記エピタキシ
ャル成長半導体層の表面部の上記ゲート領域によって取
シ囲まれた部分に上記ゲート領域との間に所定間隔をお
いて第１伝導形の不純物を高濃度に選択的に導入して第
１伝導形のソース領域を形成する第３の工程とを備えた
静電誘導トランジスタの製造方法において、上記ソース
領域を形成前に上記ゲート領域および上記エピタキシャ
ル成長半導体層間に印加される逆方向のゲート・ドレイ
ン間電圧とゲートΦドレイン間容量との関係曲線を作成
し、この関係曲線の上記ゲート・ドレイン間容量が急激
に減少する部分に対応するゲート・ドレイン間電圧値を
求め、このゲート・ドレイン間電圧値を以降の製造ロッ
トのゲート領域の形成条件を制御するデータにすること
を特徴とする静電誘導トランジスタの製造方法。 - （２） ゲート・ドレイン間電圧とゲート・ドレイン
間容量との関係曲線を上記ゲート・ドレイン間電圧で微
分して上記ゲート・ドレイン間容量が急激に減少する部
分に対応するゲート・ドレイン間電圧値を求めることを
特徴とする特許請求の範囲第１項記載の静電誘導トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14141682A JPS5931074A (ja) | 1982-08-13 | 1982-08-13 | 静電誘導トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14141682A JPS5931074A (ja) | 1982-08-13 | 1982-08-13 | 静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5931074A true JPS5931074A (ja) | 1984-02-18 |
| JPS6249751B2 JPS6249751B2 (ja) | 1987-10-21 |
Family
ID=15291491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14141682A Granted JPS5931074A (ja) | 1982-08-13 | 1982-08-13 | 静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59193068A (ja) * | 1983-04-15 | 1984-11-01 | Tohoku Metal Ind Ltd | 埋め込み層を有する半導体素子の製造方法 |
| JPS60106177A (ja) * | 1983-11-14 | 1985-06-11 | Sony Corp | 横型接合型電界効果トランジスタの製法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444446U (ja) * | 1987-09-11 | 1989-03-16 |
-
1982
- 1982-08-13 JP JP14141682A patent/JPS5931074A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59193068A (ja) * | 1983-04-15 | 1984-11-01 | Tohoku Metal Ind Ltd | 埋め込み層を有する半導体素子の製造方法 |
| JPH0226793B2 (ja) * | 1983-04-15 | 1990-06-12 | Tokin Corp | |
| JPS60106177A (ja) * | 1983-11-14 | 1985-06-11 | Sony Corp | 横型接合型電界効果トランジスタの製法 |
| JPH0810698B2 (ja) * | 1983-11-14 | 1996-01-31 | ソニー株式会社 | 横型接合型電界効果トランジスタの製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6249751B2 (ja) | 1987-10-21 |
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