JPS6249752B2 - - Google Patents
Info
- Publication number
- JPS6249752B2 JPS6249752B2 JP57148707A JP14870782A JPS6249752B2 JP S6249752 B2 JPS6249752 B2 JP S6249752B2 JP 57148707 A JP57148707 A JP 57148707A JP 14870782 A JP14870782 A JP 14870782A JP S6249752 B2 JPS6249752 B2 JP S6249752B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate region
- type
- chip
- induction transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/501—Marks applied to devices, e.g. for alignment or identification for use before dicing
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明は静電誘導トランジスタの製造方法に
関するものである。
関するものである。
以下、ｎチヤネル静電誘導トランジスタを例に
とり説明する。
とり説明する。
第１図はその一例の主要構成要素の一部を示す
断面図である。
断面図である。
図において、１は0.005〜0.015Ω−cmの比抵抗
を有するn+形半導体基板、２はn+形半導体基板
１の主面上に形成され50Ω−cm程度の比抵抗を有
するn-形エピタキシヤル成長半導体層（以下
「n-形エピタキシヤル層」と呼ぶ）である。これ
らのn+形半導体基板１およびn-形エピタキシヤ
ル層２はｎ形ドレイン領域を構成する。３はn-
形エピタキシヤル層２の表面部にその所要部分を
取り囲むようにホウ素などのｐ形不純物を0.6μ
ｍ程度の深さに選択的に拡散して形成されたp+
形高不純物濃度層（図示せず）のｐ形不純物を
1120℃程度の高温の窒素雰囲気中での１〜５時間
の熱処理によつて再拡散して形成されたp+形ゲ
ート領域、４はn-形エピタキシヤル層２の表面
部のp+形ゲート領域３に取り囲まれた部分にp+
形ゲート領域３との間に所定間隔をおいてｎ形不
純物を高濃度に選択的に拡散して形成されp+形
ゲート領域３の幅および拡散深さより狭い幅およ
び浅い拡散深さを有するn+形ソース領域であ
る。以下、n+形半導体基板１およびn-形エピタ
キシヤル層２をそれぞれ「n+形ドレイン領域
１」および「n-形ドレイン領域２」と呼ぶこと
にする。
を有するn+形半導体基板、２はn+形半導体基板
１の主面上に形成され50Ω−cm程度の比抵抗を有
するn-形エピタキシヤル成長半導体層（以下
「n-形エピタキシヤル層」と呼ぶ）である。これ
らのn+形半導体基板１およびn-形エピタキシヤ
ル層２はｎ形ドレイン領域を構成する。３はn-
形エピタキシヤル層２の表面部にその所要部分を
取り囲むようにホウ素などのｐ形不純物を0.6μ
ｍ程度の深さに選択的に拡散して形成されたp+
形高不純物濃度層（図示せず）のｐ形不純物を
1120℃程度の高温の窒素雰囲気中での１〜５時間
の熱処理によつて再拡散して形成されたp+形ゲ
ート領域、４はn-形エピタキシヤル層２の表面
部のp+形ゲート領域３に取り囲まれた部分にp+
形ゲート領域３との間に所定間隔をおいてｎ形不
純物を高濃度に選択的に拡散して形成されp+形
ゲート領域３の幅および拡散深さより狭い幅およ
び浅い拡散深さを有するn+形ソース領域であ
る。以下、n+形半導体基板１およびn-形エピタ
キシヤル層２をそれぞれ「n+形ドレイン領域
１」および「n-形ドレイン領域２」と呼ぶこと
にする。
静電誘導トランジスタでは、p+形ゲート領域
３によるピンチオフ電圧が重要なパラメータであ
るので、所定範囲内のピンチオフ電圧を得るため
には、p+形ゲート領域３の形成条件を制御して
製造する必要があつた。
３によるピンチオフ電圧が重要なパラメータであ
るので、所定範囲内のピンチオフ電圧を得るため
には、p+形ゲート領域３の形成条件を制御して
製造する必要があつた。
従来の製造方法では、まず、n+形ドレイン領
域１の主面上にn-形ドレイン領域２を形成し、
次に、n-形ドレイン領域２の表面部にp+形ゲー
ト領域３を選択的に形成し、次いで、n-形ドレ
イン領域２の表面部のp+形ゲート領域３によつ
て取り囲まれた部分にn+形ソース領域４を選択
的に形成する。しかるのち、p+形ゲート領域３
およびn+形ソース領域４に金属針を当接してこ
れらの領域３，４間に逆方向のバイアス電圧を印
加し、このバイアス電圧を変化させてこれらの領
域３，４間に電流が流れなくなるときのバイアス
電圧値からピンチオフ電圧を求める。そして、こ
のピンチオフ電圧を、以降の製造ロツトのp+形
ゲート領域３の形成条件を制御するデータにして
いた。しかし、n+形ソース領域４の形成後に求
めたピンチオフ電圧によるp+形ゲート領域３の
形成条件の制御では、このピンチオフ電圧とp+
形ゲート領域３の形成条件との間の相関関係が
p+形ゲート領域３の形成後におけるn+形ソース
領域４の形成によつて悪くなるので、p+形ゲー
ト領域３を精度よく形成することができず、製造
歩留りの向上を図ることは容易ではなかつた。
域１の主面上にn-形ドレイン領域２を形成し、
次に、n-形ドレイン領域２の表面部にp+形ゲー
ト領域３を選択的に形成し、次いで、n-形ドレ
イン領域２の表面部のp+形ゲート領域３によつ
て取り囲まれた部分にn+形ソース領域４を選択
的に形成する。しかるのち、p+形ゲート領域３
およびn+形ソース領域４に金属針を当接してこ
れらの領域３，４間に逆方向のバイアス電圧を印
加し、このバイアス電圧を変化させてこれらの領
域３，４間に電流が流れなくなるときのバイアス
電圧値からピンチオフ電圧を求める。そして、こ
のピンチオフ電圧を、以降の製造ロツトのp+形
ゲート領域３の形成条件を制御するデータにして
いた。しかし、n+形ソース領域４の形成後に求
めたピンチオフ電圧によるp+形ゲート領域３の
形成条件の制御では、このピンチオフ電圧とp+
形ゲート領域３の形成条件との間の相関関係が
p+形ゲート領域３の形成後におけるn+形ソース
領域４の形成によつて悪くなるので、p+形ゲー
ト領域３を精度よく形成することができず、製造
歩留りの向上を図ることは容易ではなかつた。
このような点を解決するために、ゲート領域を
形成し、ソース領域を形成する以前の段階におい
てピンチオフ電圧に対応するゲート・ドレイン間
電圧を測定し、このゲート・ドレイン間電圧を、
以降の製造ロツトのゲート領域の形成条件を制御
するデータにすることによつて、製造歩留りの向
上を図ることができるようにした先行技術による
静電誘導トランジスタの製造方法が提案されてい
る。
形成し、ソース領域を形成する以前の段階におい
てピンチオフ電圧に対応するゲート・ドレイン間
電圧を測定し、このゲート・ドレイン間電圧を、
以降の製造ロツトのゲート領域の形成条件を制御
するデータにすることによつて、製造歩留りの向
上を図ることができるようにした先行技術による
静電誘導トランジスタの製造方法が提案されてい
る。
第２図はこの先行技術によるｎチヤネル静電誘
導トランジスタの製造方法における以降の製造ロ
ツトのp+形ゲート領域の形成条件を制御する手
順を説明するためのp+形ゲート領域の形成後の
状態を示す断面図である。
導トランジスタの製造方法における以降の製造ロ
ツトのp+形ゲート領域の形成条件を制御する手
順を説明するためのp+形ゲート領域の形成後の
状態を示す断面図である。
図において、第１図に示した符号と同一符号は
同等部分を示す。
同等部分を示す。
この先行技術による製造方法では、第２図に示
すように、まず、n+形ドレイン領域１の主面上
にn-形ドレイン領域２を形成し、n-形ドレイン
領域２の表面部にp+形ゲート領域３を選択的に
形成する。しかるのち、p+形ゲート領域３とド
レイン領域１，２との間に逆方向のバイアス電圧
（以下、「ゲート・ドレイン間電圧ＶGD」と呼ぶ）
を印加すると、p+形ゲート領域３からn-形ドレ
イン領域２内に拡がる空乏層によつてp+形ゲー
ト領域３とn-形ドレイン領域２との間に容量
（以下、「ゲート・ドレイン間容量ＣGD」と呼ぶ）
ができる。このゲート・ドレイン間電圧ＶGDを増
大させながらこれに対応するゲート・ドレイン間
容量ＣGDを測定すると、第３図にその一例を示す
ように、電圧ＶGDと容量ＣGDとの関係曲線が得ら
れる。第３図において、横軸は電圧ＶGDを示し、
縦軸は容量ＣGDを示す。
すように、まず、n+形ドレイン領域１の主面上
にn-形ドレイン領域２を形成し、n-形ドレイン
領域２の表面部にp+形ゲート領域３を選択的に
形成する。しかるのち、p+形ゲート領域３とド
レイン領域１，２との間に逆方向のバイアス電圧
（以下、「ゲート・ドレイン間電圧ＶGD」と呼ぶ）
を印加すると、p+形ゲート領域３からn-形ドレ
イン領域２内に拡がる空乏層によつてp+形ゲー
ト領域３とn-形ドレイン領域２との間に容量
（以下、「ゲート・ドレイン間容量ＣGD」と呼ぶ）
ができる。このゲート・ドレイン間電圧ＶGDを増
大させながらこれに対応するゲート・ドレイン間
容量ＣGDを測定すると、第３図にその一例を示す
ように、電圧ＶGDと容量ＣGDとの関係曲線が得ら
れる。第３図において、横軸は電圧ＶGDを示し、
縦軸は容量ＣGDを示す。
第３図に示すように、ゲート・ドレイン間容量
ＣGDは、p+形ゲート領域３から拡がつて互いに
重なり合わない空乏層（第２図に図示イ）ができ
るゲート・ドレイン間電圧ＶGD値（い）に対応す
るゲート・ドレイン間容量ＣGD値の部分と、互い
に重なり始める空乏層（第２図に図示ロ）ができ
るゲート・ドレイン間電圧ＶGD値（ろ）に対応す
るゲート・ドレイン間容量ＣGD値の部分と、完全
に重なり合つた空乏層（第２図に図示ハ）ができ
るゲート・ドレイン間電圧ＶGD値（は）に対応す
るゲート・ドレイン間容量ＣGD値の部分とに分か
れる。電圧ＶGD値（い）に対応する容量ＣGD値
は、互いに重なり合わない空乏層イがp+形ゲー
ト領域３から拡がるにつれて減少し、電圧ＶGD値
（ろ）に対応する容量ＣGD値は、互いに重なり始
める空乏層ロができると急激に減少し、電圧ＶGD
値（は）に対応する容量ＣGD値は、完全に重なり
合つた空乏層ハができるにつれて漸次減少する。
容量ＣGD値が急激に減少する電圧ＶGD値（ろ）
は、n-形ドレイン領域２の表面部の空乏層ロが
互いに重なり始める部分に次段階で形成される
n+形ソース領域４からドレイン領域２，１へ電
流が流れなくなるピンチオフ電圧に対応する。従
つて、第３図に示した電圧ＶGDと容量ＣGDとの関
係曲線を作成し、この関係曲線の容量ＣGDが急激
に減少する部分に対応する電圧ＶGD値（ろ）を求
め、この電圧ＶGD値（ろ）を用いて、以降の製造
ロツトのp+形ゲート領域（ろ）の形成条件を制
御すれば、電圧ＶGD値（ろ）とp+形ゲート領域
３の形成条件との相関関係が、従来の方法におけ
るn+形ゲート領域４の形成後に求めたピンチオ
フ電圧とp+形ゲート領域３の形成条件との相関
関係よりよくなり、p+形ゲート領域３を精度よ
く形成することが可能となつて、製造歩留りの向
上を図ることができる。
ＣGDは、p+形ゲート領域３から拡がつて互いに
重なり合わない空乏層（第２図に図示イ）ができ
るゲート・ドレイン間電圧ＶGD値（い）に対応す
るゲート・ドレイン間容量ＣGD値の部分と、互い
に重なり始める空乏層（第２図に図示ロ）ができ
るゲート・ドレイン間電圧ＶGD値（ろ）に対応す
るゲート・ドレイン間容量ＣGD値の部分と、完全
に重なり合つた空乏層（第２図に図示ハ）ができ
るゲート・ドレイン間電圧ＶGD値（は）に対応す
るゲート・ドレイン間容量ＣGD値の部分とに分か
れる。電圧ＶGD値（い）に対応する容量ＣGD値
は、互いに重なり合わない空乏層イがp+形ゲー
ト領域３から拡がるにつれて減少し、電圧ＶGD値
（ろ）に対応する容量ＣGD値は、互いに重なり始
める空乏層ロができると急激に減少し、電圧ＶGD
値（は）に対応する容量ＣGD値は、完全に重なり
合つた空乏層ハができるにつれて漸次減少する。
容量ＣGD値が急激に減少する電圧ＶGD値（ろ）
は、n-形ドレイン領域２の表面部の空乏層ロが
互いに重なり始める部分に次段階で形成される
n+形ソース領域４からドレイン領域２，１へ電
流が流れなくなるピンチオフ電圧に対応する。従
つて、第３図に示した電圧ＶGDと容量ＣGDとの関
係曲線を作成し、この関係曲線の容量ＣGDが急激
に減少する部分に対応する電圧ＶGD値（ろ）を求
め、この電圧ＶGD値（ろ）を用いて、以降の製造
ロツトのp+形ゲート領域（ろ）の形成条件を制
御すれば、電圧ＶGD値（ろ）とp+形ゲート領域
３の形成条件との相関関係が、従来の方法におけ
るn+形ゲート領域４の形成後に求めたピンチオ
フ電圧とp+形ゲート領域３の形成条件との相関
関係よりよくなり、p+形ゲート領域３を精度よ
く形成することが可能となつて、製造歩留りの向
上を図ることができる。
ところで、この先行技術による製造方法では、
必ずゲート領域の表面に金属針を当接させてゲー
ト・ドレイン間電圧ＶGDとゲート・ドレイン間容
量ＣGDとの関係曲線を作成する必要があるので、
例えば金属針の当接不可能な狭い幅のゲート領域
を有するメツシユ状ゲート構造の静電誘導トラン
ジスタの製造方法の場合には、適用することがで
きず、製造歩留りの向上を図ることができないと
いう問題があつた。
必ずゲート領域の表面に金属針を当接させてゲー
ト・ドレイン間電圧ＶGDとゲート・ドレイン間容
量ＣGDとの関係曲線を作成する必要があるので、
例えば金属針の当接不可能な狭い幅のゲート領域
を有するメツシユ状ゲート構造の静電誘導トラン
ジスタの製造方法の場合には、適用することがで
きず、製造歩留りの向上を図ることができないと
いう問題があつた。
第４図Ａはメツシユ状ゲート構造のｎチヤネル
静電誘導トランジスタのチツプの一例を示す平面
図、第４図Ｂは第４図ＡのＢ−Ｂ線での断面
図である。
静電誘導トランジスタのチツプの一例を示す平面
図、第４図Ｂは第４図ＡのＢ−Ｂ線での断面
図である。
図において、１０はメツシユ状ゲート構造のｎ
チヤネル静電誘導トランジスタのチツプ、１１は
n+形半導体基板、１２はn+形半導体基板１１の
主面上に形成されたn-形エピタキシヤル層、１
３ａおよび１３ｂはn-形エピタキシヤル層１２
の表面部に横方向および縦方向に互いに順次間隔
をおいて交差するように形成され金属針の当接不
可能な狭い幅を有するp+形ゲート領域、１４は
n-形エピタキシヤル層１２の表面部のp+形ゲー
ト領域１３ａ，１３ｂによつて取り囲まれた各部
分に形成されたn+形ソース領域である。
チヤネル静電誘導トランジスタのチツプ、１１は
n+形半導体基板、１２はn+形半導体基板１１の
主面上に形成されたn-形エピタキシヤル層、１
３ａおよび１３ｂはn-形エピタキシヤル層１２
の表面部に横方向および縦方向に互いに順次間隔
をおいて交差するように形成され金属針の当接不
可能な狭い幅を有するp+形ゲート領域、１４は
n-形エピタキシヤル層１２の表面部のp+形ゲー
ト領域１３ａ，１３ｂによつて取り囲まれた各部
分に形成されたn+形ソース領域である。
この発明は、上述の問題点に鑑みてなされたも
ので、金属針の当接不可能な狭い幅のゲート領域
を有する静電誘導トランジスタチツプの複数個を
チツプ形成用ウエーハに作り込むに当り、静電誘
導トランジスタチツプのゲート領域に等しい形状
をした部分とこの部分に接続され金属針を当接さ
せ得る広さをもつ部分とからなるゲート領域を有
するモニター用チツプをチツプ形成用ウエーハの
所要部分に静電誘導トランジスタチツプとともに
同一工程で作り込み、ゲート領域形成段階後にモ
ニター用チツプについてピンチオフ電圧に対応す
るゲート・ドレイン間電圧を求め、このゲート・
ドレイン間電圧を以降の製造ロツトのゲート領域
の形成条件を制御するデータにすることによつ
て、製造歩留りの向上を図るようにした静電誘導
トランジスタの製造方法を提供することを目的と
する。
ので、金属針の当接不可能な狭い幅のゲート領域
を有する静電誘導トランジスタチツプの複数個を
チツプ形成用ウエーハに作り込むに当り、静電誘
導トランジスタチツプのゲート領域に等しい形状
をした部分とこの部分に接続され金属針を当接さ
せ得る広さをもつ部分とからなるゲート領域を有
するモニター用チツプをチツプ形成用ウエーハの
所要部分に静電誘導トランジスタチツプとともに
同一工程で作り込み、ゲート領域形成段階後にモ
ニター用チツプについてピンチオフ電圧に対応す
るゲート・ドレイン間電圧を求め、このゲート・
ドレイン間電圧を以降の製造ロツトのゲート領域
の形成条件を制御するデータにすることによつ
て、製造歩留りの向上を図るようにした静電誘導
トランジスタの製造方法を提供することを目的と
する。
以下、この発明の一実施例の第４図に示したメ
ツシユ状ゲート構造のｎチヤネル静電誘導トラン
ジスタチツプを製造する方法における以降の製造
ロツトのp+形ゲート領域の形成条件を制御する
手順を第５図および第６図について説明する。
ツシユ状ゲート構造のｎチヤネル静電誘導トラン
ジスタチツプを製造する方法における以降の製造
ロツトのp+形ゲート領域の形成条件を制御する
手順を第５図および第６図について説明する。
第５図Ａはこの実施例の製造方法に用いるモニ
ター用チツプのp+形ゲート領域形成後の状態を
示す平面図、第５図Ｂは第５図ＡのＢ−Ｂ線
での断面図である。
ター用チツプのp+形ゲート領域形成後の状態を
示す平面図、第５図Ｂは第５図ＡのＢ−Ｂ線
での断面図である。
図において、第４図に示した符号と同一符号は
同等部分を示す。２０はこの実施例の製造方法に
用いるモニター用チツプ、２１はモニター用チツ
プ２０のn-形エピタキシヤル層１２の表面中央
部に設けられp+形ゲート領域１３ａ，１３ｂに
接続されかつ金属針を当接させ得る広さを有する
p+形ゲート領域金属針当接部である。
同等部分を示す。２０はこの実施例の製造方法に
用いるモニター用チツプ、２１はモニター用チツ
プ２０のn-形エピタキシヤル層１２の表面中央
部に設けられp+形ゲート領域１３ａ，１３ｂに
接続されかつ金属針を当接させ得る広さを有する
p+形ゲート領域金属針当接部である。
まず、第６図に平面図を示すように、チツプ形
成用ウエーハ３０の第４図に示した静電誘導トラ
ンジスタチツプ１０と第５図に示したモニター用
チツプ２０とを作り込むべき部分にそれぞれ静電
誘導トランジスタチツプ１０のp+形ゲート領域
１３ａ，１３ｂとモニター用チツプ２０のp+形
ゲート領域２１，１３ａ，１３ｂとを形成した後
に、モニター用チツプ２０のp+形ゲート領域金
属針当接部２１に金属針を当接させ、第２図に示
した先行技術による方法と同様に、ゲート・ドレ
イン間電圧ＶGDとゲート・ドレイン間容量ＣGDと
の関係曲線を作成し、この関係曲線の容量ＣGDが
急激に減少する部分に対応する電圧ＶGD値を求
め、この電圧ＶGD値を以降の製造ロツトのp+形
ゲート領域１３ａ，１３ｂの形成条件を制御する
データにすることによつて、製造歩留りの向上を
図ることができる。
成用ウエーハ３０の第４図に示した静電誘導トラ
ンジスタチツプ１０と第５図に示したモニター用
チツプ２０とを作り込むべき部分にそれぞれ静電
誘導トランジスタチツプ１０のp+形ゲート領域
１３ａ，１３ｂとモニター用チツプ２０のp+形
ゲート領域２１，１３ａ，１３ｂとを形成した後
に、モニター用チツプ２０のp+形ゲート領域金
属針当接部２１に金属針を当接させ、第２図に示
した先行技術による方法と同様に、ゲート・ドレ
イン間電圧ＶGDとゲート・ドレイン間容量ＣGDと
の関係曲線を作成し、この関係曲線の容量ＣGDが
急激に減少する部分に対応する電圧ＶGD値を求
め、この電圧ＶGD値を以降の製造ロツトのp+形
ゲート領域１３ａ，１３ｂの形成条件を制御する
データにすることによつて、製造歩留りの向上を
図ることができる。
なお、この実施例では、メツシユ状ゲート構造
のｎチヤネル静電誘導トランジスタの製造方法に
ついて述べたが、この発明はこれに限らず、金属
針の当接不可能な狭い幅のゲート領域を有する静
電誘導トランジスタの製造方法一般に適用するこ
とができる。
のｎチヤネル静電誘導トランジスタの製造方法に
ついて述べたが、この発明はこれに限らず、金属
針の当接不可能な狭い幅のゲート領域を有する静
電誘導トランジスタの製造方法一般に適用するこ
とができる。
以上、説明したように、この発明の静電誘導ト
ランジスタの製造方法では、金属針の当接不可能
な狭い幅のゲート領域を有する静電誘導トランジ
スタチツプの複数個をチツプ形成用ウエーハに作
り込むに当り、上記静電誘導トランジスタチツプ
の上記ゲート領域に等しい形状をした部分とこの
部分に接続され上記金属針を当接させ得る広さを
もつ部分とからなるゲート領域を有するモニター
用チツプを上記チツプ形成ウエーハの所要部分に
上記静電誘導トランジスタチツプとともに同一工
程で作り込み、ゲート領域形成段階終了後に上記
モニター用チツプについてゲート・ドレイン間電
圧とゲート・ドレイン間容量との関係曲線を作成
し、この関係曲線の上記ゲート・ドレイン間容量
が急激に減少する部分に対応するゲート・ドレイ
ン間電圧値を求め、このゲート・ドレイン間電圧
値を以降の製造ロツトのゲート領域の形成条件を
制御するデータにするので、製造歩留りの向上を
図ることができる。
ランジスタの製造方法では、金属針の当接不可能
な狭い幅のゲート領域を有する静電誘導トランジ
スタチツプの複数個をチツプ形成用ウエーハに作
り込むに当り、上記静電誘導トランジスタチツプ
の上記ゲート領域に等しい形状をした部分とこの
部分に接続され上記金属針を当接させ得る広さを
もつ部分とからなるゲート領域を有するモニター
用チツプを上記チツプ形成ウエーハの所要部分に
上記静電誘導トランジスタチツプとともに同一工
程で作り込み、ゲート領域形成段階終了後に上記
モニター用チツプについてゲート・ドレイン間電
圧とゲート・ドレイン間容量との関係曲線を作成
し、この関係曲線の上記ゲート・ドレイン間容量
が急激に減少する部分に対応するゲート・ドレイ
ン間電圧値を求め、このゲート・ドレイン間電圧
値を以降の製造ロツトのゲート領域の形成条件を
制御するデータにするので、製造歩留りの向上を
図ることができる。
第１図はｎチヤネル静電誘導トランジスタの一
例の主要構成要素の一部を示す断面図、第２図は
先行技術によるｎチヤネル静電誘導トランジスタ
の製造方法におけるp+形ゲート領域形成後の状
態を示す断面図、第３図は先行技術による製造方
法におけるゲート・ドレイン間電圧とゲート・ド
レイン間容量との関係曲線の一例を示す図、第４
図Ａはメツシユ状ゲート構造のｎチヤネル静電誘
導トランジスタチツプの一例を示す平面図、第４
図Ｂは第４図ＡのＢ−Ｂ線での断面図、第５
図Ａはこの発明の一実施例のメツシユ状ゲート構
造のｎチヤネル静電誘導トランジスタのチツプの
製造方法に用いるモニター用チツプのp+形ゲー
ト領域形成後の状態を示す平面図、第５図Ｂは第
５図ＡのＢ−Ｂ線での断面図、第６図は上記
実施例の製造方法におけるチツプ形成用ウエーハ
を示す平面図である。 図において、１０はメツシユ状ゲート構造のｎ
チヤネル静電誘導トランジスタのチツプ、１１は
n+形半導体基板（第１伝導形の半導体基板）、１
２はn-形エピタキシヤル層（第１伝導形のエピ
タキシヤル成長半導体層）、１３ａおよび１３ｂ
はp+形ゲート領域（第２伝導形のゲート領域）、
１４はn+形ソース領域（第１伝導形のソース領
域）、２０は上記実施例の製造方法に用いるモニ
ター用チツプ、２１はp+形ゲート領域金属針当
接部、３０はチツプ形成用ウエーハである。な
お、図中同一符号はそれぞれ同一または相当部分
を示す。
例の主要構成要素の一部を示す断面図、第２図は
先行技術によるｎチヤネル静電誘導トランジスタ
の製造方法におけるp+形ゲート領域形成後の状
態を示す断面図、第３図は先行技術による製造方
法におけるゲート・ドレイン間電圧とゲート・ド
レイン間容量との関係曲線の一例を示す図、第４
図Ａはメツシユ状ゲート構造のｎチヤネル静電誘
導トランジスタチツプの一例を示す平面図、第４
図Ｂは第４図ＡのＢ−Ｂ線での断面図、第５
図Ａはこの発明の一実施例のメツシユ状ゲート構
造のｎチヤネル静電誘導トランジスタのチツプの
製造方法に用いるモニター用チツプのp+形ゲー
ト領域形成後の状態を示す平面図、第５図Ｂは第
５図ＡのＢ−Ｂ線での断面図、第６図は上記
実施例の製造方法におけるチツプ形成用ウエーハ
を示す平面図である。 図において、１０はメツシユ状ゲート構造のｎ
チヤネル静電誘導トランジスタのチツプ、１１は
n+形半導体基板（第１伝導形の半導体基板）、１
２はn-形エピタキシヤル層（第１伝導形のエピ
タキシヤル成長半導体層）、１３ａおよび１３ｂ
はp+形ゲート領域（第２伝導形のゲート領域）、
１４はn+形ソース領域（第１伝導形のソース領
域）、２０は上記実施例の製造方法に用いるモニ
ター用チツプ、２１はp+形ゲート領域金属針当
接部、３０はチツプ形成用ウエーハである。な
お、図中同一符号はそれぞれ同一または相当部分
を示す。
Claims (1)
- １ 第１伝導形の半導体基板と、この半導体基板
の主面上に形成された第１伝導形のエピタキシヤ
ル成長半導体層と、このエピタキシヤル成長半導
体層の表面部にその所要部分を取り囲むように形
成され金属針を当接不可能な狭い幅をもつ第２伝
導形のゲート領域と、上記エピタキシヤル成長半
導体層の表面部の上記ゲート領域によつて取り囲
まれた部分に上記ゲート領域との間に間隔をおい
て形成された第１伝導形のソース領域とを有する
静電誘導トランジスタチツプの複数個をチツプ形
成用ウエーハに作り込むに当り、上記静電誘導ト
ランジスタチツプの上記半導体基板および上記エ
ピタキシヤル成長半導体層にそれぞれ等しい半導
体基板およびエピタキシヤル成長半導体層と、こ
のエピタキシヤル成長半導体層の表面部に形成さ
れ上記静電誘導トランジスタチツプの上記ゲート
領域に等しい形状をした部分およびこの部分に接
続され上記金属針を当接させ得る広さをもつ部分
からなる第２伝導形のゲート領域とを有するモニ
ター用チツプを上記チツプ形成用ウエーハの所要
部分に上記静電誘導トランジスタチツプとともに
同一工程で作り込み、ゲート領域形成段階終了後
に上記モニター用チツプについてゲート・ドレイ
ン間電圧とゲート・ドレイン間容量との関係曲線
を作成し、この関係曲線の上記ゲート・ドレイン
間容量が急激に減少する部分に対応するゲート・
ドレイン間電圧値を求め、このゲート・ドレイン
間電圧値を以降の製造ロツトのゲート領域の形成
条件を制御するデータにすることを特徴とする静
電誘導トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148707A JPS5936972A (ja) | 1982-08-25 | 1982-08-25 | 静電誘導トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148707A JPS5936972A (ja) | 1982-08-25 | 1982-08-25 | 静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5936972A JPS5936972A (ja) | 1984-02-29 |
| JPS6249752B2 true JPS6249752B2 (ja) | 1987-10-21 |
Family
ID=15458794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148707A Granted JPS5936972A (ja) | 1982-08-25 | 1982-08-25 | 静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936972A (ja) |
-
1982
- 1982-08-25 JP JP57148707A patent/JPS5936972A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5936972A (ja) | 1984-02-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4554570A (en) | Vertically integrated IGFET device | |
| JP2000349093A (ja) | マスク数を低減したｍｏｓゲートデバイスの製造プロセス | |
| JPH03114233A (ja) | 半導体装置およびその製造方法 | |
| EP1475837A1 (en) | Semiconductor device manufacturing method | |
| JP3361842B2 (ja) | 半導体素子、システム及び方法 | |
| JPS6249752B2 (ja) | ||
| JPS6249751B2 (ja) | ||
| JPS6136390B2 (ja) | ||
| JPH023270A (ja) | Ｈｃｔ半導体装置の製造方法 | |
| JPS62211955A (ja) | 半導体装置の製造方法 | |
| JP2569454B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP2803619B2 (ja) | 接合型電界効果トランジスタ及びその製造方法 | |
| JPS6351677A (ja) | 接合型電界効果トランジスタを有した半導体装置 | |
| JP2687489B2 (ja) | 半導体装置 | |
| JPS6332273B2 (ja) | ||
| JPS5843911B2 (ja) | ハンドウタイソウチ ノ セイゾウホウ | |
| JPS5936971A (ja) | 半導体装置の埋込みゲ−ト形成法 | |
| RU2065225C1 (ru) | Способ изготовления биполярного транзистора с объединенным затвором | |
| KR0151122B1 (ko) | 바이폴라소자의 제조방법 | |
| JPH02105454A (ja) | 相補形ｍｏｓｆｅｔの製造方法 | |
| JPS588589B2 (ja) | ソウホデンカイコウカトランジスタオユウスル ハンドウタイソウチ | |
| JPS6177373A (ja) | 半導体装置の製法 | |
| JPH03201485A (ja) | 縦形二重拡散ｍｏｓトランジスタの製造方法 | |
| JPS61164264A (ja) | 半導体装置 | |
| JPS594086A (ja) | 半導体装置 |