JPS6249751B2 - - Google Patents
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- Publication number
- JPS6249751B2 JPS6249751B2 JP57141416A JP14141682A JPS6249751B2 JP S6249751 B2 JPS6249751 B2 JP S6249751B2 JP 57141416 A JP57141416 A JP 57141416A JP 14141682 A JP14141682 A JP 14141682A JP S6249751 B2 JPS6249751 B2 JP S6249751B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- type
- drain
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/012—Manufacture or treatment of static induction transistors [SIT], e.g. permeable base transistors [PBT]
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明は静電誘導トランジスタの製造方法に
関するものである。
関するものである。
以下、ｎチヤネル静電誘導トランジスタを例に
とり説明する。
とり説明する。
第１図はその一例の主要構成要素の一部を示す
断面図である。
断面図である。
図において、0.005〜0.015Ω−cmの比抵抗を有
するn+形半導体基板、２はn+形半導体基板１の
主面上に形成され50Ω−cm程度の比抵抗を有する
n-形エピタキシヤル成長半導体層（以下「n-形
エピタキシヤル層」と呼ぶ）である。これらの
n+形半導体基板１およびn-形エピタキシヤル層
２はｎ形ドレイン領域を構成する。３はn-形エ
ピタキシヤル層２の表面部にその所要部分を取り
囲むようにホウ素などのｐ形不純物を0.6μ程度
の深さに選択的に拡散して形成されたp+形高不
純物濃度層（図示せず）のｐ形不純物を1120℃程
度の高温の窒素雰囲気中での１〜５時間の熱処理
によつて再拡散して形成されたp+形ゲート領
域、４はn-形エピタキシヤル層２の表面部のp+
形ゲート領域３によつて取り囲まれた部分にp+
形ゲート領域３との間に所定間隔をおいてｎ形不
純物を高濃度に選択的に拡散して形成されp+形
ゲート領域３の幅および拡散深さより狭い幅およ
び浅い拡散深さを有するn+形ソース領域であ
る。以下、n+形半導体基板１およびn-形エピタ
キシヤル層２をそれぞれ「n+形ドレイン領域
１」および「n-形ドレイン領域２」と呼ぶこと
にする。
するn+形半導体基板、２はn+形半導体基板１の
主面上に形成され50Ω−cm程度の比抵抗を有する
n-形エピタキシヤル成長半導体層（以下「n-形
エピタキシヤル層」と呼ぶ）である。これらの
n+形半導体基板１およびn-形エピタキシヤル層
２はｎ形ドレイン領域を構成する。３はn-形エ
ピタキシヤル層２の表面部にその所要部分を取り
囲むようにホウ素などのｐ形不純物を0.6μ程度
の深さに選択的に拡散して形成されたp+形高不
純物濃度層（図示せず）のｐ形不純物を1120℃程
度の高温の窒素雰囲気中での１〜５時間の熱処理
によつて再拡散して形成されたp+形ゲート領
域、４はn-形エピタキシヤル層２の表面部のp+
形ゲート領域３によつて取り囲まれた部分にp+
形ゲート領域３との間に所定間隔をおいてｎ形不
純物を高濃度に選択的に拡散して形成されp+形
ゲート領域３の幅および拡散深さより狭い幅およ
び浅い拡散深さを有するn+形ソース領域であ
る。以下、n+形半導体基板１およびn-形エピタ
キシヤル層２をそれぞれ「n+形ドレイン領域
１」および「n-形ドレイン領域２」と呼ぶこと
にする。
静電誘導トランジスタでは、p+形ゲート領域
３によるピンチオフ電圧が重要なパラメータであ
るので、所定範囲内のピンチオフ電圧を得るため
には、p+形ゲート領域３の形成条件を制御して
製造する必要があつた。
３によるピンチオフ電圧が重要なパラメータであ
るので、所定範囲内のピンチオフ電圧を得るため
には、p+形ゲート領域３の形成条件を制御して
製造する必要があつた。
従来の製造方法では、まず、n+形ドレイン領
域１の主面上にn-形ドレイン領域２を形成し、
次に、n-形ドレイン領域２の表面部にp+形ゲー
ト領域３を選択的に形成し、次いで、n-形ドレ
イン領域２の表面部のp+形ゲート領域３によつ
て取り囲まれた部分にn+形ソース領域４を選択
的に形成する。しかるのち、p+形ゲート領域３
およびn+形ソース領域４間に逆方向のバイアス
電圧を印加し、このバイアス電圧を変化させて
n+形ソース領域４およびドレイン領域１，２間
に電流が流れなくなるときのバイアス電圧値から
ピンチオフ電圧を求める。そして、このピンチオ
フ電圧を、以降の製造ロツトのp+形ゲート領域
３の形成条件を制御するデータにしていた。しか
し、n+形ソース領域４の形成後のピンチオフ電
圧によるp+形ゲート領域３の形成条件の制御で
は、このピンチオフ電圧とp+形ゲート領域３の
形成条件との間の相関関係がp+形ゲート領域３
の形成後におけるn+形ソース領域４の形成によ
つて悪くなるので、p+形ゲート領域３を精度よ
く形成することができず、製造歩留りの向上を図
ることは容易ではなかつた。
域１の主面上にn-形ドレイン領域２を形成し、
次に、n-形ドレイン領域２の表面部にp+形ゲー
ト領域３を選択的に形成し、次いで、n-形ドレ
イン領域２の表面部のp+形ゲート領域３によつ
て取り囲まれた部分にn+形ソース領域４を選択
的に形成する。しかるのち、p+形ゲート領域３
およびn+形ソース領域４間に逆方向のバイアス
電圧を印加し、このバイアス電圧を変化させて
n+形ソース領域４およびドレイン領域１，２間
に電流が流れなくなるときのバイアス電圧値から
ピンチオフ電圧を求める。そして、このピンチオ
フ電圧を、以降の製造ロツトのp+形ゲート領域
３の形成条件を制御するデータにしていた。しか
し、n+形ソース領域４の形成後のピンチオフ電
圧によるp+形ゲート領域３の形成条件の制御で
は、このピンチオフ電圧とp+形ゲート領域３の
形成条件との間の相関関係がp+形ゲート領域３
の形成後におけるn+形ソース領域４の形成によ
つて悪くなるので、p+形ゲート領域３を精度よ
く形成することができず、製造歩留りの向上を図
ることは容易ではなかつた。
この発明は、上述の点に鑑みてなされたもの
で、ゲート領域を形成しソース領域を形成する以
前の段階においてピンチオフ電圧に対応するゲー
ト・ドレイン間電圧を測定し、この測定されたゲ
ート・ドレイン間電圧を以降の製造ロツトのゲー
ト領域の形成条件を制御するデータにすることに
よつて、製造歩留りの向上を図ることができる静
電誘導トランジスタの製造方法を提供することを
目的とする。
で、ゲート領域を形成しソース領域を形成する以
前の段階においてピンチオフ電圧に対応するゲー
ト・ドレイン間電圧を測定し、この測定されたゲ
ート・ドレイン間電圧を以降の製造ロツトのゲー
ト領域の形成条件を制御するデータにすることに
よつて、製造歩留りの向上を図ることができる静
電誘導トランジスタの製造方法を提供することを
目的とする。
第２図はこの発明の一実施例のｎチヤネル静電
誘導トランジスタの製造方法における以降の製造
ロツトのp+形ゲート領域の形成条件を制御する
手順を説明するためのp+形ゲート領域の形成後
の状態を示す断面図である。
誘導トランジスタの製造方法における以降の製造
ロツトのp+形ゲート領域の形成条件を制御する
手順を説明するためのp+形ゲート領域の形成後
の状態を示す断面図である。
図において、第１図に示した符号と同一符号は
同等部分を示す。
同等部分を示す。
この実施例の製造方法では、第２図に示すよう
に、まず、n+形ドレイン領域１の主面上にn-形
ドレイン領域２を形成し、n-形ドレイン領域２
の表面部にp+形ゲート領域３を選択的に形成す
る。しかるのち、p+形ゲート領域３およびドレ
イン領域１，２間に逆方向のバイアス電圧（以下
「ゲート・ドレイン間電圧」と呼ぶ）を印加する
と、p+形ゲート領域３からn-形ドレイン領域２
内へ拡がる空乏層によつてp+形ゲート領域３お
よびn-形ドレイン領域２間に容量（以下「ゲー
ト・ドレイン間容量」と呼ぶ）ができる。このゲ
ート・ドレイン間電圧を増大させながらこれに対
応するゲート・ドレイン間容量を測定すると、第
３図にその一例を示すようなゲート・ドレイン間
電圧とゲート・ドレイン間容量との関係曲線が得
られる。第３図において、横軸はゲート・ドレイ
ン間電圧、縦軸はゲート・ドレイン間容量であ
る。第３図に示すように、ゲート・ドレイン間容
量は、p+形ゲート領域３から拡がつて互いに重
なり合わないような空乏層（第２図に図示イ）が
できるゲート・ドレイン間電圧値（い）に対応す
るゲート・ドレイン間容量値の部分と、互いに重
なり始める空乏層（第２図に図示ロ）ができるゲ
ート・ドレイン間電圧値（ろ）に対応するゲー
ト・ドレイン間容量値の部分と、完全に重なり合
つた空乏層（第２図に図示ハ）ができるゲート・
ドレイン間電圧値（は）に対応するゲート・ドレ
イン間容量値の部分とに分かれる。ゲート・ドレ
イン間電圧値（い）に対応するゲート・ドレイン
間容量値は、空乏層イがp+形ゲート領域３から
拡がるに連れて減少し、ゲート・ドレイン間電圧
値（ろ）に対応するゲート・ドレイン間容量値
は、互いに重なり始める空乏層ロができると急激
に減少し、ゲート・ドレイン間電圧値（は）に対
応するゲート・ドレイン間容量値は、完全に重な
り合つた空乏層ハができるに連れて漸次減少す
る。ゲート・ドレイン間電圧値（ろ）は、n-形
ドレイン領域２の表面部の空乏層ロが互いに重な
り始める部分に次段階で形成されるn+形ソース
領域４からドレイン領域２，１へ電流が流れなく
なるピンチオフ電圧に対応する。従つて、第３図
に示したゲート・ドレイン間電圧とゲート・ドレ
イン間容量との関係曲線を作成し、この関係曲線
のゲート・ドレイン間容量値が急激に低下する部
分に対応するゲート・ドレイン間電圧値（ろ）を
求め、このゲート・ドレイン間電圧値（ろ）を用
いて以降の製造ロツトのp+形ゲート領域３の形
成条件を制御すれば、ゲート・ドレイン間電圧値
（ろ）とp+形ゲート領域３の形成条件との相関関
係が、従来の方法におけるn+形ソース領域４の
形成後のピンチオフ電圧とp+形ゲート領域３の
形成条件との相関関係よりよくなり、p+形ゲー
ト領域３を精度よく形成することが可能となつ
て、製造歩留りの向上を図ることができる。しか
も、第３図に示したゲート・ドレイン間電圧とゲ
ート・ドレイン間容量との関係曲線をゲート・ド
レイン間電圧で微分すれば、第４図にゲート・ド
レイン間電圧とゲート・ドレイン間容量の微分値
との関係曲線の一例に示すように、ゲート・ドレ
イン間容量が急激に低下する部分に対応するゲー
ト・ドレイン間電圧値（ろ）を容易に求めること
ができる。第４図において、横軸はゲート・ドレ
イン間電圧、縦軸はゲート・ドレイン間容量の微
分値である。
に、まず、n+形ドレイン領域１の主面上にn-形
ドレイン領域２を形成し、n-形ドレイン領域２
の表面部にp+形ゲート領域３を選択的に形成す
る。しかるのち、p+形ゲート領域３およびドレ
イン領域１，２間に逆方向のバイアス電圧（以下
「ゲート・ドレイン間電圧」と呼ぶ）を印加する
と、p+形ゲート領域３からn-形ドレイン領域２
内へ拡がる空乏層によつてp+形ゲート領域３お
よびn-形ドレイン領域２間に容量（以下「ゲー
ト・ドレイン間容量」と呼ぶ）ができる。このゲ
ート・ドレイン間電圧を増大させながらこれに対
応するゲート・ドレイン間容量を測定すると、第
３図にその一例を示すようなゲート・ドレイン間
電圧とゲート・ドレイン間容量との関係曲線が得
られる。第３図において、横軸はゲート・ドレイ
ン間電圧、縦軸はゲート・ドレイン間容量であ
る。第３図に示すように、ゲート・ドレイン間容
量は、p+形ゲート領域３から拡がつて互いに重
なり合わないような空乏層（第２図に図示イ）が
できるゲート・ドレイン間電圧値（い）に対応す
るゲート・ドレイン間容量値の部分と、互いに重
なり始める空乏層（第２図に図示ロ）ができるゲ
ート・ドレイン間電圧値（ろ）に対応するゲー
ト・ドレイン間容量値の部分と、完全に重なり合
つた空乏層（第２図に図示ハ）ができるゲート・
ドレイン間電圧値（は）に対応するゲート・ドレ
イン間容量値の部分とに分かれる。ゲート・ドレ
イン間電圧値（い）に対応するゲート・ドレイン
間容量値は、空乏層イがp+形ゲート領域３から
拡がるに連れて減少し、ゲート・ドレイン間電圧
値（ろ）に対応するゲート・ドレイン間容量値
は、互いに重なり始める空乏層ロができると急激
に減少し、ゲート・ドレイン間電圧値（は）に対
応するゲート・ドレイン間容量値は、完全に重な
り合つた空乏層ハができるに連れて漸次減少す
る。ゲート・ドレイン間電圧値（ろ）は、n-形
ドレイン領域２の表面部の空乏層ロが互いに重な
り始める部分に次段階で形成されるn+形ソース
領域４からドレイン領域２，１へ電流が流れなく
なるピンチオフ電圧に対応する。従つて、第３図
に示したゲート・ドレイン間電圧とゲート・ドレ
イン間容量との関係曲線を作成し、この関係曲線
のゲート・ドレイン間容量値が急激に低下する部
分に対応するゲート・ドレイン間電圧値（ろ）を
求め、このゲート・ドレイン間電圧値（ろ）を用
いて以降の製造ロツトのp+形ゲート領域３の形
成条件を制御すれば、ゲート・ドレイン間電圧値
（ろ）とp+形ゲート領域３の形成条件との相関関
係が、従来の方法におけるn+形ソース領域４の
形成後のピンチオフ電圧とp+形ゲート領域３の
形成条件との相関関係よりよくなり、p+形ゲー
ト領域３を精度よく形成することが可能となつ
て、製造歩留りの向上を図ることができる。しか
も、第３図に示したゲート・ドレイン間電圧とゲ
ート・ドレイン間容量との関係曲線をゲート・ド
レイン間電圧で微分すれば、第４図にゲート・ド
レイン間電圧とゲート・ドレイン間容量の微分値
との関係曲線の一例に示すように、ゲート・ドレ
イン間容量が急激に低下する部分に対応するゲー
ト・ドレイン間電圧値（ろ）を容易に求めること
ができる。第４図において、横軸はゲート・ドレ
イン間電圧、縦軸はゲート・ドレイン間容量の微
分値である。
なお、これまで、ｎチヤンネル静電誘導トラン
ジスタの場合を例にとり述べたが、この発明はこ
れに限らず、ｐチヤネル静電誘導トランジスタの
場合にも適用することができる。
ジスタの場合を例にとり述べたが、この発明はこ
れに限らず、ｐチヤネル静電誘導トランジスタの
場合にも適用することができる。
以上、説明したように、この発明の静電誘導ト
ランジスタの製造方法では、ゲート領域をエピタ
キシヤル層の表面部に選択的に形成したのちに、
上記ゲート領域および上記エピタキシヤル層間に
印加される逆方向のゲート・ドレイン間電圧とゲ
ート・ドレイン間容量との関係曲線を作成し、こ
の関係曲線の上記ゲート・ドレイン間容量が急激
に減少する部分に対応するゲート・ドレイン間電
圧値を求め、このゲート・ドレイン間電圧値を以
降の製造ロツトのゲート領域の形成条件を制御す
るデータにするので、上記ゲート・ドレイン間電
圧値と上記ゲート領域の形成条件との相関関係
が、従来の方法におけるピンチオフ電圧と上記ゲ
ート領域の形成条件との相関関係よりよくなつ
て、上記ゲート領域を精度よく形成することが可
能となり、製造歩留りの向上を図ることができ
る。
ランジスタの製造方法では、ゲート領域をエピタ
キシヤル層の表面部に選択的に形成したのちに、
上記ゲート領域および上記エピタキシヤル層間に
印加される逆方向のゲート・ドレイン間電圧とゲ
ート・ドレイン間容量との関係曲線を作成し、こ
の関係曲線の上記ゲート・ドレイン間容量が急激
に減少する部分に対応するゲート・ドレイン間電
圧値を求め、このゲート・ドレイン間電圧値を以
降の製造ロツトのゲート領域の形成条件を制御す
るデータにするので、上記ゲート・ドレイン間電
圧値と上記ゲート領域の形成条件との相関関係
が、従来の方法におけるピンチオフ電圧と上記ゲ
ート領域の形成条件との相関関係よりよくなつ
て、上記ゲート領域を精度よく形成することが可
能となり、製造歩留りの向上を図ることができ
る。
第１図はｎチヤネル静電誘導トランジスタの一
例の主要構成要素を示す断面図、第２図はこの発
明の一実施例のｎチヤネル静電誘導トランジスタ
の製造方法におけるp+形ゲート領域形成後の状
態を示す断面図、第３図はゲート・ドレイン間電
圧とゲート・ドレイン間容量との関係曲線の一例
を示す図、第４図はゲート・ドレイン間電圧とゲ
ート・ドレイン間容量の微分値との関係曲線の一
例を示す図である。 図において、１はn+形半導体基板（第１伝導
形の高不純物濃度の半導体基板）、２はn-形エピ
タキシヤル層（第１伝導形の低不純物濃度のエピ
タキシヤル成長半導体層）、３はp+形ゲート領域
（第２伝導形のゲート領域）、４はn+形ソース領
域（第１伝導形のソース領域）である。なお、図
中同一符号はそれぞれ同一もしくは相当部分を示
す。
例の主要構成要素を示す断面図、第２図はこの発
明の一実施例のｎチヤネル静電誘導トランジスタ
の製造方法におけるp+形ゲート領域形成後の状
態を示す断面図、第３図はゲート・ドレイン間電
圧とゲート・ドレイン間容量との関係曲線の一例
を示す図、第４図はゲート・ドレイン間電圧とゲ
ート・ドレイン間容量の微分値との関係曲線の一
例を示す図である。 図において、１はn+形半導体基板（第１伝導
形の高不純物濃度の半導体基板）、２はn-形エピ
タキシヤル層（第１伝導形の低不純物濃度のエピ
タキシヤル成長半導体層）、３はp+形ゲート領域
（第２伝導形のゲート領域）、４はn+形ソース領
域（第１伝導形のソース領域）である。なお、図
中同一符号はそれぞれ同一もしくは相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ 第１伝導形の高不純物濃度の半導体基板の主
面上に第１伝導形の低不純物濃度のエピタキシヤ
ル成長半導体層を形成する第１の工程と、このエ
ピタキシヤル成長半導体層の表面部にその所要部
分を取り囲むように第２伝導形の不純物を高濃度
に選択的に導入して第２伝導形のゲート領域を形
成する第２の工程と、上記エピタキシヤル成長半
導体層の表面部の上記ゲート領域によつて取り囲
まれた部分に上記ゲート領域との間に所定間隔を
おいて第１伝導形の不純物を高濃度に選択的に導
入して第１伝導形のソース領域を形成する第３の
工程とを備えた静電誘導トランジスタの製造方法
において、上記ソース領域を形成前に上記ゲート
領域および上記エピタキシヤル成長半導体層間に
印加される逆方向のゲート・ドレイン間電圧とゲ
ート・ドレイン間容量との関係曲線を作成し、こ
の関係曲線の上記ゲート・ドレイン間容量が急激
に減少する部分に対応するゲート・ドレイン間電
圧値を求め、このゲート・ドレイン間電圧値を以
降の製造ロツトのゲート領域の形成条件を制御す
るデータにすることを特徴とする静電誘導トラン
ジスタの製造方法。 ２ ゲート・ドレイン間電圧とゲート・ドレイン
間容量との関係曲線を上記ゲート・ドレイン間電
圧で微分して上記ゲート・ドレイン間容量が急激
に減少する部分に対応するゲート・ドレイン間電
圧値を求めることを特徴とする特許請求の範囲第
１項記載の静電誘導トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141416A JPS5931074A (ja) | 1982-08-13 | 1982-08-13 | 静電誘導トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141416A JPS5931074A (ja) | 1982-08-13 | 1982-08-13 | 静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5931074A JPS5931074A (ja) | 1984-02-18 |
| JPS6249751B2 true JPS6249751B2 (ja) | 1987-10-21 |
Family
ID=15291491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57141416A Granted JPS5931074A (ja) | 1982-08-13 | 1982-08-13 | 静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931074A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444446U (ja) * | 1987-09-11 | 1989-03-16 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59193068A (ja) * | 1983-04-15 | 1984-11-01 | Tohoku Metal Ind Ltd | 埋め込み層を有する半導体素子の製造方法 |
| JPH0810698B2 (ja) * | 1983-11-14 | 1996-01-31 | ソニー株式会社 | 横型接合型電界効果トランジスタの製法 |
-
1982
- 1982-08-13 JP JP57141416A patent/JPS5931074A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444446U (ja) * | 1987-09-11 | 1989-03-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5931074A (ja) | 1984-02-18 |
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