JPS59193068A - 埋め込み層を有する半導体素子の製造方法 - Google Patents
埋め込み層を有する半導体素子の製造方法Info
- Publication number
- JPS59193068A JPS59193068A JP6563083A JP6563083A JPS59193068A JP S59193068 A JPS59193068 A JP S59193068A JP 6563083 A JP6563083 A JP 6563083A JP 6563083 A JP6563083 A JP 6563083A JP S59193068 A JPS59193068 A JP S59193068A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- concentration
- gate
- potential
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims abstract description 27
- 230000005669 field effect Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 10
- 230000003068 static effect Effects 0.000 abstract description 7
- 230000007423 decrease Effects 0.000 abstract description 5
- 238000005498 polishing Methods 0.000 abstract description 4
- 230000006698 induction Effects 0.000 description 9
- 239000012535 impurity Substances 0.000 description 7
- 230000003321 amplification Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 108010074864 Factor XI Proteins 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 240000007591 Tilia tomentosa Species 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
効果トランノスタ（以下ＦＥＴと略す）のケ゛−１・周
囲のチャンネル部濃度（正確には不純物濃度，以下同じ
）を一定の範囲におさえるだめの埋め込み層を有する半
導体素子の製造方法に関する。
囲のチャンネル部濃度（正確には不純物濃度，以下同じ
）を一定の範囲におさえるだめの埋め込み層を有する半
導体素子の製造方法に関する。
従来，埋め込み層を有する縦型接合型ＦＥＴとして，静
電誘導型トランジスタ（以下ＳＴＴと略す）などのマル
チチャンネルを有する構造の接合型ＦＥＴが知られてい
るが，これはドレイン電極とノース電極とが付けられる
第１導電型）１６導体中に第２導電型半導体層からなる
ケ゛一トをストライゾ状あるいはメツシー状に埋め込み
，ケ゛−１・相互間に多数のチャンネルを形成したもの
である。ところで、このチャンネル濃度を測定あるいは
算出する方法はかつてあまり考えられていなかった。簡
便的にはダートを埋め込む前の第１導電型半導体の表面
の比抵抗を測定して，これを基にチャンネル濃度を得て
いた。しかし、 ＳＩＴのようなトランジスタはケ゛一
トを埋め込むエピタキ／ヤル工程で。
電誘導型トランジスタ（以下ＳＴＴと略す）などのマル
チチャンネルを有する構造の接合型ＦＥＴが知られてい
るが，これはドレイン電極とノース電極とが付けられる
第１導電型）１６導体中に第２導電型半導体層からなる
ケ゛一トをストライゾ状あるいはメツシー状に埋め込み
，ケ゛−１・相互間に多数のチャンネルを形成したもの
である。ところで、このチャンネル濃度を測定あるいは
算出する方法はかつてあまり考えられていなかった。簡
便的にはダートを埋め込む前の第１導電型半導体の表面
の比抵抗を測定して，これを基にチャンネル濃度を得て
いた。しかし、 ＳＩＴのようなトランジスタはケ゛一
トを埋め込むエピタキ／ヤル工程で。
ケ゛−１・層から飛び出る不純物のだめにチャンネル部
不純物が補償されてし−まい、実際の濃度はより低くな
るのである。そこで、捷ずチャンネル濃度を正確に測定
、算出する方法を確立することは素子製造１−極めて有
用なことになる。
不純物が補償されてし−まい、実際の濃度はより低くな
るのである。そこで、捷ずチャンネル濃度を正確に測定
、算出する方法を確立することは素子製造１−極めて有
用なことになる。
接合型ＦＥＴ ｉｄ：第１図に示すように第１導電型半
導体結晶角パである基盤１の互いに向きあった両端にギ
ヤリア供給部であるノース２とキャリア排出部となるド
レイ／３を形成させ、他の２端には基盤１と反対型の第
２導電型半導体でケ゛−１・４を形成させる。この基盤
１は電流の通路となるチャンネル５となる。ドレイン３
とソース２間に電圧を加えるとチャンネル５に電流が流
れるが、同時ネルが狭くなって電流が制御される。特定
の電圧で、チャンネルはピンチオフ（空乏層で満たされ
ることンする。
導体結晶角パである基盤１の互いに向きあった両端にギ
ヤリア供給部であるノース２とキャリア排出部となるド
レイ／３を形成させ、他の２端には基盤１と反対型の第
２導電型半導体でケ゛−１・４を形成させる。この基盤
１は電流の通路となるチャンネル５となる。ドレイン３
とソース２間に電圧を加えるとチャンネル５に電流が流
れるが、同時ネルが狭くなって電流が制御される。特定
の電圧で、チャンネルはピンチオフ（空乏層で満たされ
ることンする。
次に接合型ＦＥＴの一種であるＳＩＴの製造工程を第２
図を参照しながら述べる。基盤１には］、 Ｘ ］、
０１３／ａｎ５程度の極めて低濃度の半導体を使用する
。この基盤１に例えば５ Ｘ １ （、） ／／Ｃｎ、
ｓの極めて高濃度のケ゛−ト９となる半導体（基盤１ど
は反対導電型）をストライプ状あるいはメツ／、−状に
坤め込む。その際、エピタキ／ヤル工程でチャンネル部
５′が基盤と反対の導電型に反転しないように。
図を参照しながら述べる。基盤１には］、 Ｘ ］、
０１３／ａｎ５程度の極めて低濃度の半導体を使用する
。この基盤１に例えば５ Ｘ １ （、） ／／Ｃｎ、
ｓの極めて高濃度のケ゛−ト９となる半導体（基盤１ど
は反対導電型）をストライプ状あるいはメツ／、−状に
坤め込む。その際、エピタキ／ヤル工程でチャンネル部
５′が基盤と反対の導電型に反転しないように。
基盤１と同じ導電型でかつ基盤１より塵い補償層７．７
′を設ける。したがって、見掛上（ｄ、チャンネル５′
の半導体の濃度か高くなるが、＾１■述し／こようにケ
゛−ト層から飛び出る不純物のためにチャンネル部５′
は補償され、実際はかなり低濃度になる。
′を設ける。したがって、見掛上（ｄ、チャンネル５′
の半導体の濃度か高くなるが、＾１■述し／こようにケ
゛−ト層から飛び出る不純物のためにチャンネル部５′
は補償され、実際はかなり低濃度になる。
このチャンネル部５′の濃度は１μｍ１め込み前後の拡
散・エピタキ／ヤル工程の熱処理条件等によって微妙に
影響され、量的にとらえることはなかなか難しい。それ
ゆえ、出来上ったＳＩＴチ、プの代表的な特性のひとつ
である増、１ｖ８率μを測定しても。
散・エピタキ／ヤル工程の熱処理条件等によって微妙に
影響され、量的にとらえることはなかなか難しい。それ
ゆえ、出来上ったＳＩＴチ、プの代表的な特性のひとつ
である増、１ｖ８率μを測定しても。
その結果からチャンネル刑法かグーキノネル撲度かある
いは他の要因なのか、断定は困難である。
いは他の要因なのか、断定は困難である。
本発明の目的は、所定のチャンネル濃度ｔ ＫＭること
かできる縦型接合型電界効果半導体素Ｔの製造方法を提
供することにある。
かできる縦型接合型電界効果半導体素Ｔの製造方法を提
供することにある。
本発明によれば、埋め込み層を有する縦型接合型電界効
果半導体素子の製造方法において、ケ８−トドドレイン
との間あるいはケ゛−１−とノースとの間に逆バイアス
電圧を加え、該ケゞ−１・と該ドレインとの間あるいは
該ケ゛−１・と該ソースとの間の静電容量が急激に変化
するピンチオフ電位を測定すると共に、前記ケ゛−ト間
のチャンネル寸法値と該ケ゛−トの寸法値とを測定し、
これら測定値を基にチャンネル濃度を算出する工程と２
との工程により得られたデータを基に前記ゲート間の補
償層の濃度を制御し、チャンネル濃度が一定の範囲にお
さえられた前記半導体素子を得る工程とを含むことを特
徴とする埋め込み層を有する半導体素子の製造方法が得
られる。
果半導体素子の製造方法において、ケ８−トドドレイン
との間あるいはケ゛−１−とノースとの間に逆バイアス
電圧を加え、該ケゞ−１・と該ドレインとの間あるいは
該ケ゛−１・と該ソースとの間の静電容量が急激に変化
するピンチオフ電位を測定すると共に、前記ケ゛−ト間
のチャンネル寸法値と該ケ゛−トの寸法値とを測定し、
これら測定値を基にチャンネル濃度を算出する工程と２
との工程により得られたデータを基に前記ゲート間の補
償層の濃度を制御し、チャンネル濃度が一定の範囲にお
さえられた前記半導体素子を得る工程とを含むことを特
徴とする埋め込み層を有する半導体素子の製造方法が得
られる。
即ち、既述した工程を経て出来上ったＳＩＴのケ゛−ト
ートレイン（あるいはゲート−ノース）間に逆バイアス
電圧を加え、徐々に深くしていくとケ゛−トートレイン
（あるいはゲート−ソース）間の静電容量が急激に大幅
な減少を来す。この現象に着目して、この時のバイアス
電圧値（−ンチオフの電位）と研摩手段等によるケ゛−
１・とチャンネルの寸法値とを後述の数式に代入して、
チャンネル濃度を算出し、しかる後、同工程を経た）１
′導体にその算出データを照合させ、一定の範囲のチャ
ノネめ込み構造（全体あるいは一部）を治していれば同
様の処理を行なって一定のチャンネル濃度ヲ持つ半導体
を製造でき１本発明はＳＩＴに限定されるものではない
。
ートレイン（あるいはゲート−ノース）間に逆バイアス
電圧を加え、徐々に深くしていくとケ゛−トートレイン
（あるいはゲート−ソース）間の静電容量が急激に大幅
な減少を来す。この現象に着目して、この時のバイアス
電圧値（−ンチオフの電位）と研摩手段等によるケ゛−
１・とチャンネルの寸法値とを後述の数式に代入して、
チャンネル濃度を算出し、しかる後、同工程を経た）１
′導体にその算出データを照合させ、一定の範囲のチャ
ノネめ込み構造（全体あるいは一部）を治していれば同
様の処理を行なって一定のチャンネル濃度ヲ持つ半導体
を製造でき１本発明はＳＩＴに限定されるものではない
。
以下、第２図、第３図の構造を持っＳｌｉ”を例にとり
１本発明の詳細な説明する。
１本発明の詳細な説明する。
第３図において、ケ８−ト９とドレイン３との間に逆バ
イアス電圧Ｖを加え、この電圧値を変えて。
イアス電圧Ｖを加え、この電圧値を変えて。
ケゞ−トートレイン間の静電容量ＣＧＩ）を測定すると
。
。
第４図に示す曲線Ａが得られる。同図のように横軸に電
位Ｖ、縦軸に静電容が： ＣＧＤをとると２曲線はＡ１
→Ａ２→Ａ３と変化する。っ捷り、■が小さい段階では
Ａ ＋ ＋ ” ＝ Ｖｐ （Ｖｒ、は両空乏層６がピ
／チオフする電位）においてＣＧＤは急激な減少を来し
Ａ２となり、さらにＶを大きくすると対数目盛で−〃の
傾斜で減少するＡ３となる。この現象は、第３図（、）
において１両りンコ乏層６が接する捷でのＢ１の段階（
曲線ＡＩにＺ１応）２両空乏層６が互いに接触しヒ０／
チオフする瞬間の１３□の段階（曲線Ａ２に対応）、さ
らに両空乏層６がチャンネル５′内を完全に満たし、ド
レイン３に向って広がっているＢ３の段階（曲線Ａ３に
対応）の３つに分けて考えることができる。なお、第４
図の破線Ｉは理想的なカーブで、第３図のように空乏層
６がひろがるとＩに近いＣ−Ｖカ−ゾが得られる。しか
し実際は第５図に示すように空乏層６ばいびつであるか
ら。
位Ｖ、縦軸に静電容が： ＣＧＤをとると２曲線はＡ１
→Ａ２→Ａ３と変化する。っ捷り、■が小さい段階では
Ａ ＋ ＋ ” ＝ Ｖｐ （Ｖｒ、は両空乏層６がピ
／チオフする電位）においてＣＧＤは急激な減少を来し
Ａ２となり、さらにＶを大きくすると対数目盛で−〃の
傾斜で減少するＡ３となる。この現象は、第３図（、）
において１両りンコ乏層６が接する捷でのＢ１の段階（
曲線ＡＩにＺ１応）２両空乏層６が互いに接触しヒ０／
チオフする瞬間の１３□の段階（曲線Ａ２に対応）、さ
らに両空乏層６がチャンネル５′内を完全に満たし、ド
レイン３に向って広がっているＢ３の段階（曲線Ａ３に
対応）の３つに分けて考えることができる。なお、第４
図の破線Ｉは理想的なカーブで、第３図のように空乏層
６がひろがるとＩに近いＣ−Ｖカ−ゾが得られる。しか
し実際は第５図に示すように空乏層６ばいびつであるか
ら。
Ｃ−■カーブはＡのようになるのである。ここでは、空
乏層は第３図のようにひろがると仮定して議論を進める
。
乏層は第３図のようにひろがると仮定して議論を進める
。
次に、第３図（ｂ）の形状をもつ素子のケ゛−トートレ
イン間容量ＣＧＤを計算する。
イン間容量ＣＧＤを計算する。
まず、空乏層６がピンチオンするまでのＢ１の段階にお
いては、′電位Ｖ （Ｖ）は、第３図（ｂ）の埋め込ま
れたり−ト９を一様な無限長／リングとみなし２円■）
座標を用いたＰｏｌｓｓｏｎＯ式を２面積分することに
よって。
いては、′電位Ｖ （Ｖ）は、第３図（ｂ）の埋め込ま
れたり−ト９を一様な無限長／リングとみなし２円■）
座標を用いたＰｏｌｓｓｏｎＯ式を２面積分することに
よって。
となり２才たケ゛−トートレイン間容誹Ｃ６ＤＣｐＦ〕
は。
は。
で与えられる。
捷た空乏１※６がヒ０ンチオフ後、ドレイノ３側に浸透
するＢ３の段階において電位ｖｃｖ〕と容量Ｃ６Ｄ（ｐ
Ｆ〕は。
するＢ３の段階において電位ｖｃｖ〕と容量Ｃ６Ｄ（ｐ
Ｆ〕は。
５８ −・・（４）
ＣＯＤニア
で与えられる。ここに。
ｑ：電子の電荷Ｃｃ）
ε：Ｓｌの誘電率［Ｆ／ｃｍ：］
ＮＤ：基盤の濃度［７ｃｍ 〕
Ｗ：空乏層の半径〔Ｃｍ〕
■メ：空乏層の厚み〔Ｃｍ〕
ｒ ：ンリンダ状ゲートの半径〔Ｃｍ〕Ｌ：／リング状
ゲートの全長（ｃｍｌ Ｓ ：ゲートとチャンネルを加えた素子の面積〔Ｃｍ２
〕である。
ゲートの全長（ｃｍｌ Ｓ ：ゲートとチャンネルを加えた素子の面積〔Ｃｍ２
〕である。
一般にｐ−ｎジ＝ヤンクションの不純物濃度は。
Ｃ−Ｖカーブを微分演算（傾きを求める）すれば求めら
れる。即ち、 （１）、 （２）式の微分を行ない。
れる。即ち、 （１）、 （２）式の微分を行ない。
が得られる。（５）式より／リンダ状ジャンクションの
濃度が算出できる。同様に、 （３）、 （４）式より
０３ ｄＶ ・°・ＮＯ＝ ｑ ６３２ｄＣ・・（６）が得られる
。（６）式より平板状ツヤ／クシカンの濃度が算出でき
る。なおｄ■／ｄＣはＣ−Ｖ ノノーブのイヒ頁き、Ｃ
は容量値である。
濃度が算出できる。同様に、 （３）、 （４）式より
０３ ｄＶ ・°・ＮＯ＝ ｑ ６３２ｄＣ・・（６）が得られる
。（６）式より平板状ツヤ／クシカンの濃度が算出でき
る。なおｄ■／ｄＣはＣ−Ｖ ノノーブのイヒ頁き、Ｃ
は容量値である。
単純なンリンダ状あるいは平板状であれば、 （５＞
。
。
（６）式を使えばよいが、 ＳＩＴのようＶこ祝着６な
マルチチャンネル構造の素子には、そのｔｔａ用できな
い。しかもＳＩＴのケ゛−） −１’レイ／（あるいは
ケ゛−１−）−ス）間Ｃ−Ｖ特性が極めて４寺異な現象
を呈することは前述した通りで、あ捷りに急、檄な容量
の減少の為に誤差が非常に大きくなってし才う０ そこで本発明では以下の方法によりチヘ・ンネル不純物
濃度を求め、そのデータを一■程要因と照合し、安定し
た特性を持つ半導体素子の製ｊ青法を提供する。
マルチチャンネル構造の素子には、そのｔｔａ用できな
い。しかもＳＩＴのケ゛−） −１’レイ／（あるいは
ケ゛−１−）−ス）間Ｃ−Ｖ特性が極めて４寺異な現象
を呈することは前述した通りで、あ捷りに急、檄な容量
の減少の為に誤差が非常に大きくなってし才う０ そこで本発明では以下の方法によりチヘ・ンネル不純物
濃度を求め、そのデータを一■程要因と照合し、安定し
た特性を持つ半導体素子の製ｊ青法を提供する。
いま、（１）式及び（３）式を用イ０Ｎｒ２−３ＩＤＥ
Ｄ ＪＵＮＣＴＩＯＮ（平板状）とＣＹＬＴＮＤＲＩ
ＣＡＬ ＪＵＮＣＴＴＯＮ （／ＩＪンタゝ状）との電
圧と空乏層厚みの関係を３１算してみると。
Ｄ ＪＵＮＣＴＩＯＮ（平板状）とＣＹＬＴＮＤＲＩ
ＣＡＬ ＪＵＮＣＴＴＯＮ （／ＩＪンタゝ状）との電
圧と空乏層厚みの関係を３１算してみると。
第６図のようになる。ＮＤとして５ Ｘ １０１３／ｌ
ｙｎ ５（−ＮＤＯ）と２ Ｘ Ｉ Ｏ’ ”／１ｙｎ
３（−Ｎｎｇ ）と２通りの計算を行なった。同図にお
いて、縦軸のＷ′は、既述したとおり、ｐ″−ｎ−界面
（ｗ’＝ｏ）からの空乏層の寸法を取ったものである（
実際の空乏層厚み）。平板とシリンダ状の違いはシリン
ダ状の方が空乏層のひろがり方がやや小さい。ＳＴＴに
ついてはこの／リンダ状ツヤ／り／ヨンの結果を使うこ
とはいう丑でもない。
ｙｎ ５（−ＮＤＯ）と２ Ｘ Ｉ Ｏ’ ”／１ｙｎ
３（−Ｎｎｇ ）と２通りの計算を行なった。同図にお
いて、縦軸のＷ′は、既述したとおり、ｐ″−ｎ−界面
（ｗ’＝ｏ）からの空乏層の寸法を取ったものである（
実際の空乏層厚み）。平板とシリンダ状の違いはシリン
ダ状の方が空乏層のひろがり方がやや小さい。ＳＴＴに
ついてはこの／リンダ状ツヤ／り／ヨンの結果を使うこ
とはいう丑でもない。
ここで第４図より容量ＣＧＤの急減する電位Ｖ、を求め
、さらに研摩手段等によりケ゛−トの半径ｒとチャンネ
ル寸法の〃の値Ｗ’ｐを測定する。（１）式を変形して
。
、さらに研摩手段等によりケ゛−トの半径ｒとチャンネ
ル寸法の〃の値Ｗ’ｐを測定する。（１）式を変形して
。
に先の数値を代入すると、チャンネル濃度ＮＤが計算で
きる。なお、（７）式に具体的数値を代入して第７図の
ようにグラフ化しておき、同図を利用して以下余白 もよい。
きる。なお、（７）式に具体的数値を代入して第７図の
ようにグラフ化しておき、同図を利用して以下余白 もよい。
以上のようにして算出した素子のチャンネル渭１度は工
程要因との間、素子の特性との間にどのような関連を持
っているか、 ＳＩＴの場合について説明すると下表の
ようになる。
程要因との間、素子の特性との間にどのような関連を持
っているか、 ＳＩＴの場合について説明すると下表の
ようになる。
つまり、このような関係が明確になり、チャンネル濃度
を算出する重要性がより一層増したのである。第８図に
はチャンネルピンチオフの電位ＶｐＣｖ）と増幅率μと
の関係を示す。この場合、６０Ω釧基盤を用いている。
を算出する重要性がより一層増したのである。第８図に
はチャンネルピンチオフの電位ＶｐＣｖ）と増幅率μと
の関係を示す。この場合、６０Ω釧基盤を用いている。
同図において工程要因のひとつである補償層の夢度を泉
くするとカーブは矢印のように移動することが実験の結
果わかった。
くするとカーブは矢印のように移動することが実験の結
果わかった。
要するに〔補償幾度を濃くする→チャンネル濃度は濃く
なる→ピッチオフの電位か大きくなる。増幅率μが小さ
くなる〕という関連が確認できだのである。同様に他の
工程要因もチャンネル濃度を左右することが確認された
。
なる→ピッチオフの電位か大きくなる。増幅率μが小さ
くなる〕という関連が確認できだのである。同様に他の
工程要因もチャンネル濃度を左右することが確認された
。
故に（７）式あるいは（７）式をグラフ化した第７図を
利用すれば容易にチャンネル濃度が求められ、かつチャ
ンネル濃度を一定の範囲におさえるように。
利用すれば容易にチャンネル濃度が求められ、かつチャ
ンネル濃度を一定の範囲におさえるように。
工程条件を決定することが可能になるわけであり。
今後の素子設計面でも極めて有用なデータを提供できる
ものと考える。以下に実施例を述べ本発明の有効性を明
らかにする。
ものと考える。以下に実施例を述べ本発明の有効性を明
らかにする。
実施例
第９図にサンプルＡ （ＳＩＴ）のケゞ−トートレイン
間のＣ６Ｄ−■特性を示しだ。サンプルＡは増幅率μが
８０．チャンネル寸法の恥が２．５ （−Ｗ’ｐ）とい
うチノゾである。μは既知の測定手段、Ｗ’ｐは角度研
摩法により求めた。同図においてＶ、＝２．７〜３３（
りだから、第７図を参照して、チャンネル濃度ＮＤ−５
〜６×１０１４／／ｃｒｎ３を得た。同様にサンプルＢ
（ＳＩＴ）のＣ６Ｄ−Ｖ特性を第９図に示した。サンプ
ルＢはμ＝ １２．０ 、 Ｗ’ｐ＝２．５というチッ
プである。
間のＣ６Ｄ−■特性を示しだ。サンプルＡは増幅率μが
８０．チャンネル寸法の恥が２．５ （−Ｗ’ｐ）とい
うチノゾである。μは既知の測定手段、Ｗ’ｐは角度研
摩法により求めた。同図においてＶ、＝２．７〜３３（
りだから、第７図を参照して、チャンネル濃度ＮＤ−５
〜６×１０１４／／ｃｒｎ３を得た。同様にサンプルＢ
（ＳＩＴ）のＣ６Ｄ−Ｖ特性を第９図に示した。サンプ
ルＢはμ＝ １２．０ 、 Ｗ’ｐ＝２．５というチッ
プである。
Ｗ′、はサンプルＡ、Ｂ共に同じであるがμとＶ １１
が異っている。との差はチャンネル濃度の差によるもの
と思われ、第７図においてＮＤ＝ ３．２〜４．２Ｘ１
０Ａを得た。雨音の比較により、］二秤条件を制（卸す
れば、チャンネル濃度の一定したチップの製造が可能で
ある。
が異っている。との差はチャンネル濃度の差によるもの
と思われ、第７図においてＮＤ＝ ３．２〜４．２Ｘ１
０Ａを得た。雨音の比較により、］二秤条件を制（卸す
れば、チャンネル濃度の一定したチップの製造が可能で
ある。
以上実施例を示したが、 ＳＩＴ以例の半導体素子でも
、ケ゛−１−が半分あるいは全部埋め込まれた構造を有
するものであれは２本発明の趣旨により。
、ケ゛−１−が半分あるいは全部埋め込まれた構造を有
するものであれは２本発明の趣旨により。
チャンネル部の不純物濃度を算出でき、このデータを用
いてチャンネル部不純物濃度が一定の範囲にある素子を
製造できる。捷だ１本発明は、マルチチャンネル構造を
有するものに限定されないことは言うまでもない。
いてチャンネル部不純物濃度が一定の範囲にある素子を
製造できる。捷だ１本発明は、マルチチャンネル構造を
有するものに限定されないことは言うまでもない。
上述の様に埋め込み層を有するトランノスタにおいては
、ケ゛−トを設計通りの＼ｊ−法にし、チャンネル濃度
を目標通りに製造することは、工程安置があ寸りに多く
、非常に難しいとされている。しかし２本発明によれば
、ケ゛−１−設ａ１通りの寸法にし、チャンネル濃度を
目標通りにすることかでさ。
、ケ゛−トを設計通りの＼ｊ−法にし、チャンネル濃度
を目標通りに製造することは、工程安置があ寸りに多く
、非常に難しいとされている。しかし２本発明によれば
、ケ゛−１−設ａ１通りの寸法にし、チャンネル濃度を
目標通りにすることかでさ。
素子製造面で極めて有利となる。それは多くの工程要因
のうち特性を決めているのけ何か、的をし１丁れるから
であり、この意味で本発明はＴ業的価値が極めて高いも
のである。
のうち特性を決めているのけ何か、的をし１丁れるから
であり、この意味で本発明はＴ業的価値が極めて高いも
のである。
第１図は従来の電界効果トランジスタの断面図。
第２図は静電誘導型トランジスタのチャンネル部分の断
面図、第３図（ａ）は静電誘導型トランジスタのチャン
ネル部分 した断面図、第３図（ｂ）は第３図（ａ）の一部の斜視
図。 第４図は静電誘導型トランジスタのケ゛−トートレイン
間の印加逆バイアス電圧Ｖとゲート−ドレイン間の容量
Ｃ６Ｄの関係を示した図、第５図は実際の静電誘導型ト
ランジスタの空乏層のひろがる様子を示した断面図、第
６図は平板状ノヤンク／ヨンと７リング状ノヤンクシヨ
ンの逆バイアスＶによる空乏層厚みＷ′を示した図、第
７図は静電誘導型トランノスタのピンチオフ電位■２と
チャ／ネル濃度ＮＤとの関係を示した図、第８図は静電
誘導型トランノスタの増幅率１１とピンチオフのＮ 位
Ｖｐ ノ関係を示した図、第９図は静電誘樽型トう／ノ
スクのケ゛−１・−ビレ４フ間逆バイアス電＋ｒ： ｖ
−容量ＣＧＩ）の関係の具体例を示した図である。なお
、第１図〜第７図において、ケゞ−１・ば■）形である
。 】、半導体基盤、２°ノース、３ ドレイン。 ４ ： ＦＥＴのケゞ〜） 、 ５ 、５’ チャ／
ネル、６゛空乏、 ７ 、７’ ：補償層、８．エピタ
キノへ、ル層。 ９ ヶ”−１−８ １ノ・ 第１図 第２図 第３図 （α）（ｂ） 嶌４図 ｈ 第５図
面図、第３図（ａ）は静電誘導型トランジスタのチャン
ネル部分 した断面図、第３図（ｂ）は第３図（ａ）の一部の斜視
図。 第４図は静電誘導型トランジスタのケ゛−トートレイン
間の印加逆バイアス電圧Ｖとゲート−ドレイン間の容量
Ｃ６Ｄの関係を示した図、第５図は実際の静電誘導型ト
ランジスタの空乏層のひろがる様子を示した断面図、第
６図は平板状ノヤンク／ヨンと７リング状ノヤンクシヨ
ンの逆バイアスＶによる空乏層厚みＷ′を示した図、第
７図は静電誘導型トランノスタのピンチオフ電位■２と
チャ／ネル濃度ＮＤとの関係を示した図、第８図は静電
誘導型トランノスタの増幅率１１とピンチオフのＮ 位
Ｖｐ ノ関係を示した図、第９図は静電誘樽型トう／ノ
スクのケ゛−１・−ビレ４フ間逆バイアス電＋ｒ： ｖ
−容量ＣＧＩ）の関係の具体例を示した図である。なお
、第１図〜第７図において、ケゞ−１・ば■）形である
。 】、半導体基盤、２°ノース、３ ドレイン。 ４ ： ＦＥＴのケゞ〜） 、 ５ 、５’ チャ／
ネル、６゛空乏、 ７ 、７’ ：補償層、８．エピタ
キノへ、ル層。 ９ ヶ”−１−８ １ノ・ 第１図 第２図 第３図 （α）（ｂ） 嶌４図 ｈ 第５図
Claims (1)
- 【特許請求の範囲】 １ 埋め込み層を有する縦型接合型電界効果半導体素子
の製造方法において、ケ゛−トとドレインとの間あるい
はケ゛−トとソースとの間に逆・々イアスミ圧を加え、
該ケ゛−トと該ドレインとの間あるいは該ケ゛−トと該
ノースとの間の静電容量が急激に変化するピンチオフ電
位を測定すると共に、前記ケ゛−ト間のチャンネル寸法
値と該ケ゛−トの寸法値とを測定し、これら測定値を基
にチャンネル濃度を算出する工程と、この工程により得
られたデータを基に前記ダート間の補償層の濃度を制御
し。 チャンネル濃度が一定の範囲におさえられた前記半導体
素子を得る工程とを含むことを特徴とする埋め込み層を
有する半導体素子の製造方法。 以下余日
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6563083A JPS59193068A (ja) | 1983-04-15 | 1983-04-15 | 埋め込み層を有する半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6563083A JPS59193068A (ja) | 1983-04-15 | 1983-04-15 | 埋め込み層を有する半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193068A true JPS59193068A (ja) | 1984-11-01 |
| JPH0226793B2 JPH0226793B2 (ja) | 1990-06-12 |
Family
ID=13292522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6563083A Granted JPS59193068A (ja) | 1983-04-15 | 1983-04-15 | 埋め込み層を有する半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193068A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931074A (ja) * | 1982-08-13 | 1984-02-18 | Mitsubishi Electric Corp | 静電誘導トランジスタの製造方法 |
-
1983
- 1983-04-15 JP JP6563083A patent/JPS59193068A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931074A (ja) * | 1982-08-13 | 1984-02-18 | Mitsubishi Electric Corp | 静電誘導トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226793B2 (ja) | 1990-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4084175A (en) | Double implanted planar mos device with v-groove and process of manufacture thereof | |
| KR100406202B1 (ko) | 트랜지스터형 강유전체 불휘발성 기억소자 | |
| DE102005031604A1 (de) | Sensor | |
| JPS58169960A (ja) | 容量素子を含む集積回路 | |
| Goebel et al. | Vertical n-channel MOSFETs for extremely high density memories: The impact of interface orientation on device performance | |
| US8642371B2 (en) | Method and system for fabricating ion-selective field-effect transistor (ISFET) | |
| JP6104743B2 (ja) | ショットキーダイオードを内蔵するｆｅｔ | |
| Wang et al. | Effect of oxygen plasma treatment on the performance of AlGaN/GaN ion-sensitive field-effect transistors | |
| US6723663B1 (en) | Technique for forming an oxide/nitride layer stack by controlling the nitrogen ion concentration in a nitridation plasma | |
| US7989232B2 (en) | Method of using electrical test structure for semiconductor trench depth monitor | |
| JP3858332B2 (ja) | 電界効果トランジスタのピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法 | |
| US20130032926A1 (en) | Adjustable resistor | |
| JPS59193068A (ja) | 埋め込み層を有する半導体素子の製造方法 | |
| US6232189B1 (en) | Manufacturing method of semiconductor device | |
| EP2663849A1 (de) | Mikromechanischer drucksensor und verfahren zu dessen herstellung | |
| US6465267B1 (en) | Method of measuring gate capacitance to determine the electrical thickness of gate dielectrics | |
| JP2007529892A (ja) | テーパ状単位セル金属酸化物半導体高電圧デバイス構造 | |
| US20140319608A1 (en) | High voltage fet device with voltage sensing | |
| Declercq | A new C-MOS technology using anisotropic etching of silicon | |
| JPH0444273A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPH0271563A (ja) | 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ | |
| JPH07142736A (ja) | 薄膜トランジスタおよびそのコンタクト抵抗の測定方法 | |
| Burkey et al. | Channel potential and channel width in narrow buried-channel MOSFET's | |
| Margalit et al. | Redistribution of boron and phosphorous in silicon after two oxidation steps used in MOST fabrication | |
| Zhang et al. | Influence of contact resistance on the electrical characteristics of organic static induction transistors |