JP3858332B2 - 電界効果トランジスタのピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法 - Google Patents
電界効果トランジスタのピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法 Download PDFInfo
- Publication number
- JP3858332B2 JP3858332B2 JP09076897A JP9076897A JP3858332B2 JP 3858332 B2 JP3858332 B2 JP 3858332B2 JP 09076897 A JP09076897 A JP 09076897A JP 9076897 A JP9076897 A JP 9076897A JP 3858332 B2 JP3858332 B2 JP 3858332B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- gate
- measurement
- voltage
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 71
- 238000000034 method Methods 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000012535 impurity Substances 0.000 claims description 264
- 238000005259 measurement Methods 0.000 claims description 154
- 239000000758 substrate Substances 0.000 claims description 61
- 238000001514 detection method Methods 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 23
- 230000008859 change Effects 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000000691 measurement method Methods 0.000 claims description 9
- 239000011701 zinc Substances 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 230000007261 regionalization Effects 0.000 claims 2
- 238000000926 separation method Methods 0.000 claims 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims 1
- 229910052725 zinc Inorganic materials 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 81
- 238000009792 diffusion process Methods 0.000 description 35
- 239000010410 layer Substances 0.000 description 23
- 239000000523 sample Substances 0.000 description 17
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 15
- 238000002484 cyclic voltammetry Methods 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 230000014509 gene expression Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000001276 controlling effect Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 3
- 229910052753 mercury Inorganic materials 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2607—Circuits therefor
- G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタのゲートのピンチオフ電圧を精度よく測定できる測定回路、測定用トランジスタおよび測定方法に関する。また、本発明は、この測定用トランジスタを用いて、同一基板上に形成される電界効果トランジスタのピンチオフ電圧をモニタしながら完成後のゲート閾値電圧を所望の値に制御できる接合電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓを始めとする化合物半導体基板上に、ＭＥＳＦＥＴ(Metal-Semiconductor FET) やＪＦＥＴ(Junction FET)などの電界効果トランンジスタを形成する場合、ゲート閾値電圧Ｖthをいかに精度よく制御できるかが、歩留まり向上および回路特性の良否を決める最も重要な要素の一つである。
そのため、従来からウェーハプロセス途中でゲート閾値電圧Ｖthを監視しながらＦＥＴ完成後のゲート閾値電圧Ｖthを制御するという方法が、ゲート閾値電圧Ｖthの制御精度を高める手法として取られてきた。
【０００３】
ＧａＡｓ基板にＪＦＥＴを作る場合、まず、半絶縁性ＧａＡｓ基板内の表面側にチャネルが形成されるｎ型不純物拡散領域（チャネル形成不純物領域）を形成した後、全面に窒化シリコン膜等の膜を成膜する。つぎに、この窒化シリコン膜にゲート電極の形成領域を開孔させてチャネル形成不純物領域を部分的に表出させ、この開孔部を介してｐ型不純物を導入することにより、ゲート閾値電圧Ｖthを決めるゲート不純物領域を、その不純物濃度および深さ等を制御しながら形成することとしていた。
【０００４】
ところが、ゲート不純物領域を形成する際の拡散時に基板は高温に曝されるため、ＡｕＧｅ／Ｎｉのような耐熱性の低いオーミック電極を基板に予め備えておくことはできず、ゲート閾値電圧Ｖthの制御はオーミック電極形成前に行う必要がある。このため、チャネル形成不純物領域に対するオーミック接触が得られないので、所定のゲートバイアス下でソースとドレイン間の印加電圧Ｖdsに対するドレイン電流Ｉd の特性（以下、単に“電流電圧特性”という）で定義されるゲート閾値電圧Ｖthの測定を行うことはできない。ＭＥＳＦＥＴの場合でも、オーミック電極を形成する前にゲート閾値電圧Ｖthを測定するならば、事情は同じである。
【０００５】
そこで、電流電圧特性で定義されるゲート閾値電圧Ｖthの代わりに、ゲート不純物領域と一括形成される幅広の測定パターンについて、その容量変化を測定するピンチオフ電圧Ｖｐの測定方法が広く用いられている。
ＭＥＳＦＥＴの製造工程では、水銀プローブを用いた方法が一般的であるが、ここでは、ＪＦＥＴの製造工程を例に、上記幅広の測定パターンの容量変化を利用した従来のピンチオフ電圧Ｖｐの測定方法について説明する。
【０００６】
図１０（ａ）は、従来のＪＦＥＴの製造工程においてピンチオフ電圧測定を行うゲート拡散工程後のパターンを示す平面図である。また、図１０（ｂ）〜（ｅ）は、従来のＪＦＥＴの各製造過程を示す断面図である。各図の右側はＴＥＧ(Test Elements Group) 内のピンチオフ電圧の測定パターン、左側はＪＦＥＴをそれぞれ示す。
まず、図１０（ｂ）では、半絶縁性ＧａＡｓ基板１００内の表面側にｎ型のチャネル形成不純物領域１０１、１０１ａを形成し、続く図１０（ｃ）では、ＪＦＥＴのゲート不純物領域１０２と、測定用パターンのソース測定不純物領域１０３ａおよびドレイン測定不純物領域１０３ｂとを形成する。この形成法は、まず窒化シリコン膜等の膜を成膜し、これに開孔部１０４ａ、１０４ｂおよび１０４ｃを形成して拡散マスク１０４を形成する。この拡散マスク１０４上から、例えば亜鉛（Ｚｎ）等のｐ型不純物を基板に拡散してゲート不純物領域１０２と、ソース測定不純物領域１０３ａおよびドレイン測定不純物領域１０３ｂとを同時形成する。拡散法としては、例えばＺｎ（Ｃ2 Ｈ5 ）2 を拡散源とした気相拡散法が用いられる。
【０００７】
図１０（ｄ）では、まず、ゲート不純物領域１０２上の窒化シリコン膜の開孔部１０４ａ内に埋め込むかたちで、例えばＴｉ／Ｐｔ／Ａｕの積層金属膜からなるゲート電極１０５を形成する。また、ゲート電極１０５と所定距離をおいてオーミック電極１０６，１０６をそれぞれ形成する。オーミック電極１０６の形成は、窒化シリコン膜を開孔させて表出した基板表面にＡｕＧｅ／Ｎｉの積層金属膜を形成し、これを加熱してＧａＡｓと合金化することにより達成される。その後、オーミック電極１０６上に低抵抗化等のための金属配線層を１０７を形成することにより、ＪＦＥＴの基本構造が完成する。
【０００８】
上述したＪＦＥＴの製造工程において、ＪＦＥＴのゲート閾値電圧Ｖthは、図１０（ｃ）のゲート不純物領域への拡散工程で制御される。この制御は、ゲート閾値電圧Ｖthに相関するチャネルのピンチオフ電圧Ｖｐが所望の値に達するまで、ゲート不純物領域１０２への追加拡散とピンチオフ電圧Ｖｐの測定とを繰り返すことによって行われる。
【０００９】
この測定に使用されるのが、図１０（ａ）の右側に描かれたピンチオフ電圧Ｖｐの測定パターンである。
図１０（ａ）中、Ｊ1 はチャネル形成不純物領域１０１ａとソース測定不純物領域１０３ａとの間で形成された第１のＰＮ接合ダイオードであり、Ｊ2 はチャネル形成不純物領域１０１ａとドレイン測定不純物領域１０３ｂとの間で形成された第２のＰＮ接合ダイオードである。２つのＰＮ接合ダイオードＪ1 とＪ2 は、その面積が探針を立てるに十分な面積（例えば、一辺の長さが１００〜１５０μｍ程度）をもち、測定可能な程度に大きな接合容量を有する。
一方、図１０（ａ）の左側に描かれたＪＦＥＴのゲート不純物領域１０２の寸法は、たとえば、そのチャネル方向の長さＬg が０．５μｍでチャネル幅方向の長さＷg が１０μｍ程度である。
したがって、ＰＮ接合ダイオードＪ１，Ｊ２の接合面積は、ＪＦＥＴのゲート不純物領域１０２による接合面積よりも遥かに大きい。
【００１０】
このように構成されているピンチオフ電圧Ｖｐの測定用パターンに対し、そのソース測定不純物領域１０３ａとドレイン測定不純物領域１０３ｂとにそれぞれ探針を十分に接触させ、この探針間にＣＶメータを接続する。このとき、ＣＶメータの正極側にソース測定不純物領域１０３ａが、負極側にドレイン測定不純物領域１０３ｂがそれぞれ接続されるように針立てを行う。
この２つの探針間に電圧を印加しながらＣＶ測定を行うと、図１１のＣＶ曲線が得られる。図１１のＣＶ曲線において、検出容量Ｃの値が急峻に変化したときの印加電圧Ｖの外挿値Ｖｐo が、ドレイン側のＰＮ接合ダイオードＪ２の空乏層が延びることによりチャネル形成不純物領域１０１がピンチオフするときの電圧、即ちピンチオフ電圧Ｖｐの近似値となる。
【００１１】
このピンチオフ電圧Ｖｐの測定原理を、図１２を用いて説明する。図１２において、Ｃ11とＣ21はそれぞれＰＮ接合Ｊ1 とＪ2 の底面の接合容量を表し、Ｃ12とＣ22はそれぞれＰＮ接合Ｊ1 とＪ2 の側面の接合容量を表す。また、Ｒ1 とＲ2 は、それぞれＰＮ接合Ｊ１とＪ２直下のチャネル形成不純物領域１０１ａの抵抗、Ｖは探針を介して加えられる印加電圧である。
【００１２】
この測定時に、印加電圧Ｖのほとんどは負極側のＰＮ接合Ｊ2 にかかり、ＰＮ接合Ｊ2 の空乏層Ｄ2 が広がる。印加電圧Ｖがチャネルのピンチオフ電圧Ｖｐo より低いとき（図１１のＡ点）、図１２（ａ）に示す等価回路となり、ＣＶメータの検出容量Ｃは以下の式で表される。
【数１】
ここで、“//”は２つの容量Ｃx とＣy が直列に接続されていることを示す演算符号であり、Ｃx //Ｃy ＝Ｃx ・Ｃy ／（Ｃx ＋Ｃy ）で表される。前記したようにＣ11とＣ21は例えば１０ｐＦ程度の大きな容量であるから、上記近似式（１）が成立し、検出容量Ｃも接合容量Ｃ11, Ｃ21とほぼ同じオーダーの値となる。
【００１３】
印加電圧Ｖがチャネルのピンチオフ電圧Ｖｐo をこえると（図１１のＢ点）、図１２（ｂ）に示す等価回路となり、負極側の接合容量Ｊ2 の下でチャネルがピンチオフする。チャネルがピンチオフすると、チャネル形成不純物領域１０１ａの負極側の抵抗Ｒ2 は開放となり、等価回路上では非常に小さな基板容量Ｃsub に置き換わる。このときのＣＶメータの検出容量Ｃは、次式で表される。
【数２】
ここで、Ｃsub は、例えば３００ｆＦ程度とＣ21より遥かに小さい。また、Ｃ22も接合面積の違いによりＣ21より数桁小さい。このため、接合容量Ｃ21と基板容量Ｃsub の直列容量Ｃ21//Ｃsub は、極めて小さいＣsub 基板容量で押さえれてＣsub に近い値をとるし、同様にＣ11//（Ｃsub ＋Ｃ22）は小さい方の（Ｃsub ＋Ｃ22）に近い値をとる。このことを数式で示したのが、上記近似式（２）である。
【００１４】
上記した２つの近似式（１）および（２）を比較すると明らかなように、ＣＶメータの検出容量Ｃはピンチオフの前後で急峻に変化する。したがって、図１１の容量値の急峻な変化は、チャネルのピンチオフによりもたらされたものであり、この容量変化を捉えることによってピンチオフ電圧Ｖｐのモニタ値Ｖｐo を得ることが可能となる。この測定原理は、ＭＥＳＦＥＴのゲート閾値電圧Ｖthの制御法としてよく行われる水銀プローブを用いたＣＶ測定と同じである。
【００１５】
【発明が解決しようとする課題】
ところが、上述の方法で測定したピンチオフ電圧Ｖｐo は、同一基板上に形成したＪＦＥＴのゲート閾値電圧Ｖthとは一致せず、さらに両者の差（以下、“ΔＶth”と記す）には、予測できない変動が観測されることがあった。
ΔＶthが一定でなければ、ＪＦＥＴにおける所望のゲート閾値電圧Ｖthに対して、図１０の測定パターンをＣＶ測定して得られるピンチオフ電圧Ｖｐo をいくつに追い込んだらよいかが定まらない。すなわち、従来のピンチオフ電圧測定方法では、ΔＶthがある値となることを見込んでピンチオフ電圧Ｖｐを制御しても、実際にできたＪＦＥＴのゲート閾値電圧Ｖthが見込みからずれてしまうことがあり、その高精度な制御が困難であるといった課題があった。
【００１６】
この課題を解決するには、ＪＦＥＴの微細ゲートから引き出されたゲートパッドに探針を立てて、直接ゲート閾値電圧Ｖthを測定する方法が考えられる。しかし、ＪＦＥＴのゲート容量は例えば１０数ｆＦ程度しかないので、これを直接、しかも正確に測定するのは非常に難しい。
また、ゲート幅Ｗg やゲートフィンガー数を増やして測定する容量を稼ぐ方法もあるが、この方法ではピンチオフ時の容量の減少幅が縮まってしまい急峻な容量変化が現れないため、精度のよいピンチオフ点の検出が困難である。これは、ゲート不純物領域１０２の側面に対する底面の接合容量比（接合面積比）がゲート長Ｌg を狭めたことにより小さくなったためであり、この容量比はゲート幅Ｗg を幾ら増やしても変化しないためである。当然ながら、この容量変化のダイナミックレンジが縮小する傾向はゲート長Ｌg を短くしてゆくほど顕著になってゆき、この測定容量を稼ぐ方法は、益々微細ゲート化するＪＦＥＴのゲート閾値電圧Ｖthの測定法として到底採用できない。
【００１７】
このように、従来から存在する電界効果トランジスタのゲート閾値電圧Ｖthの制御方法は精度が十分でなかった。特に、ＰＮ接合ゲートを有するＪＦＥＴ、或いはショットキー接合ゲートを有するＭＥＳＦＥＴ等のデバイスは如何に精度よくゲート閾値電圧Ｖthを制御するかが重要であり、また微細ゲート化にともプロセス上でゲート閾値電圧Ｖthのバラツキ要因が増えるため、より高精度なゲート閾値電圧Ｖthの制御方法が強く求められていた。
【００１８】
本発明は、このような実情に鑑みてなされ、微細ゲートを有する電界効果トランジスタのゲート閾値電圧Ｖthを精度よく制御するために、同じゲート寸法の電界効果トランジスタのゲートのピンチオフ電圧を直接測定可能とする測定回路、測定用トランジスタを新たに提供することを目的とする。また、本発明は、この測定用トランジスタを用いたピンチオフ電圧の測定方法、及びこの測定方法を用いてゲート不純物領域を最適化することによりゲート閾値電圧Ｖthの制御性を高めた電界効果トランジスタの製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上述した従来技術の課題を解決し、上記目的を達成するために、発明者は、前記ΔＶthの発生および変動要因を探った。この結果、ΔＶthの発生は、主にＪＦＥＴのゲートと測定パターンのドレイン側接合容量Ｊ2 との寸法の相違に関係しており、ゲート不純物領域への導入不純物であるＺｎの拡散深さがパターン寸法によって影響を受けていることによってもたらされると結論するに至った。すなわち、例えば有機金属ＤＥＺ（Ｚｎ（Ｃ2 Ｈ5 ）2 ）を拡散源とし窒化シリコン膜をマスクとした気相拡散においては、窒化シリコン膜による基板応力がＧａＡｓ基板中のＺｎの拡散係数を増加させるために、ゲートパターンが微細であればあるほど同じ拡散時間での拡散深さが深くなり、ゲート閾値電圧Ｖthはより正の値となることを突き止めた。また、この応力による拡散係数の変動が、ΔＶthの主たる変動原因であることを確かめた。
以上より、ΔＶthの変動を抑え、従来の測定方法でＪＦＥＴのゲート閾値電圧Ｖthの制御性を高める１つの方策は、基板応力を制御することであることが分かった。しかし、基板応力は、窒化シリコン膜の膜厚や膜質、ゲート長などによっても変化しこれを必要な精度で制御することは容易ではない。
【００２０】
そこで、本発明者はＪＦＥＴと同じ寸法のゲート不純物領域によるチャネルのピンチオフを、従来どおりの大きな容量変化で検出する方法について種々検討を行った。なぜなら、ＪＦＥＴのゲート不純物領域は基板応力の影響を受けているため、これと同じ寸法の不純物領域によるチャネルのピンチオフ電圧は、よりＪＦＥＴのゲート閾値電圧Ｖthとの相関が高いと考えられるからである。
この検討の結果、本発明者は、微細ゲートＪＦＥＴについて、ゲートとドレイン間の素子容量より十分に大きな外部容量をゲートとドレイン間に接続した上で、ゲートとソース間のＣＶ測定を行えばよいと結論するに至った。
【００２１】
すなわち、本発明に係るピンチオフ電圧測定回路は、電界効果トランジスタと、当該電界効果トランジスタに電圧を印加し印加電圧に対するインピーダンスの変化を検出する測定手段との間に接続され、前記電界効果トランジスタのピンチオフ電圧を測定する測定回路であって、前記測定手段が接続される第１の検出端子および第２の検出端子と、前記電界効果トランジスタのソース又はドレインの一方が接続される第１の素子接続端子、他方が接続される第２の素子接続端子およびゲートが接続される第３の素子接続端子と、前記第１の検出端子と前記第１の素子接続端子との間、前記第２の検出端子と前記第２の素子接続端子との間の少なくとも一方に接続され、前記電界効果トランジスタにおけるソース又はドレインとゲートとの間の素子容量よりも十分に大きな外部容量とを有し、当該外部容量が接続されている一方の検出端子と前記第３の素子接続端子との間が短絡されている。
【００２２】
また、本発明に係る測定用トランジスタは、接合型の電界効果トランジスタと同一な半導体基板に形成され、当該電界効果トランジスタのピンチオフ電圧をモニタする測定用トランジスタであって、前記電界効果トランジスタのチャネルが形成される不純物領域と同じ深さを有し、半導体基板内の表面側に形成されているチャネル形成不純物領域と、チャネル長方向の断面が前記電界効果トランジスタと同じ構造を有し、前記チャネル形成不純物領域と逆導電型を有して前記チャネル形成不純物領域内の表面側に形成されているゲート不純物領域と、前記ゲート不純物領域と同じ導電型を有し、前記チャネル形成不純物領域内の表面側に所定幅離れて形成されているソース測定不純物領域およびドレイン測定不純物領域と、を備え、前記ソース測定不純物領域と前記ドレイン測定不純物領域の少なくとも一方が、前記チャネル形成不純物領域との接合により、前記電界効果トランジスタ内のソースまたはドレインとゲートとの間の素子容量より十分に大きな容量を形成しており、前記ソース測定不純物領域と前記ドレイン測定不純物領域の何れか一方と前記ゲート不純物領域とを部分的に連結する連結不純物領域によって、ソースまたはドレインとゲートとが電気的に接続されている。
【００２３】
また、本発明に係る他の測定用トランジスタは、ショットーゲート型の電界効果トランジスタと同一な半導体基板に形成され、当該電界効果トランジスタのピンチオフ電圧をモニタする測定用トランジスタであって、前記電界効果トランジスタのチャネルが形成される不純物領域と同じ深さを有し、半導体基板内の表面側に形成されているチャネル形成不純物領域と、チャネル長方向の断面が前記電界効果トランジスタと同じ構造を有し、前記チャネル形成不純物領域の表面にショットキー接合されているゲート電極と、前記チャネル形成不純物領域の表面の所定幅離れた位置にそれぞれショットキー接合されているソース電極およびドレイン電極と、を備え、前記ソース電極と前記ドレイン電極の少なくとも一方が、前記チャネル形成不純物領域とのショットキー接合により、前記電界効果トランジスタ内のソースまたはドレインとゲートとの間の素子容量より十分に大きな容量を形成しており、前記ソース電極と前記ドレイン電極の何れか一方と前記ゲート電極とを部分的に連結する電極間連結部によって、ソースまたはドレインとゲートとが電気的に接続されている。
本発明に係る他の測定用トランジスタは、絶縁ゲート型の電界効果トランジスタと同一な半導体基板に形成され、当該電界効果トランジスタのピンチオフ電圧をモニタする測定用トランジスタであって、前記電界効果トランジスタのチャネルが形成される不純物領域と同じ深さを有し、半導体基板内の表面側に形成されているチャネル形成不純物領域と、チャネル長方向の断面が前記電界効果トランジスタと同じ構造を有するゲート電極と、前記チャネル形成不純物領域内の表面側に所定幅離れて形成されているソース不純物領域およびドレイン不純物領域とを備え、前記ソース不純物領域と前記ドレイン不純物領域の少なくとも一方の側に、ソース不純物領域またはドレイン不純物領域上に絶縁膜と導電層が積層されて、前記電界効果トランジスタ内のソースまたはドレインとゲートとの間の素子容量より十分に大きな容量が形成され、前記導電層と前記ゲート電極とを部分的に連結する電極間連結部によって、ソースまたはドレインとゲートとが前記容量を介して電気的に接続されている。
【００２４】
本発明に係る電界効果トランジスタのピンチオフ電圧の測定方法では、ピンチオフ電圧を求めたい電界効果トランジスタのソースおよびドレインの少なくとも一方に、前記電界効果トランジスタ内部のソースまたはドレインとゲートとの素子容量よりも十分に大きな容量を第１の電極側から接続させた状態で、当該容量の第２の電極および前記ゲートと、前記ソースおよびドレインの他方との間に電圧を印加し、当該電圧を漸次変化させながら電圧印加端子間のインピーダンスの変化を検出し、当該検出結果にもとづいて前記電界効果トランジスタのピンチオフ電圧を求める。
【００２５】
また、この測定方法では、ソースまたはドレインの一方とゲートとの間の短絡が内部で達成され、前記素子容量よりも十分に大きな容量が内蔵されている容量内蔵型の測定用トランジスタを用いてもよい。
【００２６】
本発明に係る電界効果トランジスタの製造方法では、上記容量内蔵型の測定用トランジスタを用いて電界効果トランジスタのピンチオフ電圧を測定し、その測定結果が所望のピンチオフ電圧を示さない場合に、前記ゲート不純物領域の不純物濃度および深さの調整と、前記ピンチオフ電圧の測定とを、所望のピンチオフ電圧が得られるまで繰り返す。
【００２７】
これらの本発明に係るピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法では、ピンチオフ電圧値を知りたい電界効果トランジスタ、または基板表面領域を含めたゲート部のチャネル長方向断面構造が同一な測定用トランジスタについて、その素子容量より十分に高い容量がゲートに短絡した状態で外部接続または内蔵されていることから、測定容量を高くしたままで、ソースおよびドレイン側の不純物領域（又はショットキー電極の空乏層）よりも先にゲート不純物領域でチャネルをピンチオフさせることができる。したがって、この結果得られるピンチオフ電圧は、ゲート不純物領域にかかる基板応力等をよく反映したものとなり、電界効果トランジスタのゲート閾値電圧との相関性が高いものとなる。
【００２８】
【発明の実施の形態】
本発明は、電界効果トランジスタ（ＦＥＴ）の構造的特徴を利用したものであるから、発明の効果はＦＥＴの種類に限定されない。たとえば、ＦＥＴの各部を構成する材料や不純物元素、ゲート構造（ＰＮ接合ゲート、ショットキー接合ゲート、絶縁ゲート等）、細部の寸法や形状等に制限はない。また、測定されるＦＥＴの態様（ウェーハ製造工程での仕掛かり品の状態か、完成品の状態か、また単体デバイスであるか、集積回路に組み込まれたものか等）も任意である。
【００２９】
第１実施形態
本実施形態は、本発明に係るＦＥＴピンチオフ電圧の測定用トランジスタおよび測定方法をＧａＡｓ基板に形成された接合ゲート型トランジスタ（ＪＦＥＴ）において例示するものであり、また本発明のＪＦＥＴの製造方法に関する。
図１（ａ）は、本発明の第１実施形態に係るＪＦＥＴの製造工程においてピンチオフ電圧測定を行うゲート拡散工程後のパターンを示す平面図である。また、図１（ｂ）〜（ｅ）は、このＪＦＥＴの各製造過程を示す断面図である。各図の右側はＴＥＧ内のピンチオフ電圧の測定用トランジスタ、左側はＪＦＥＴをそれぞれ示す。
【００３０】
図中、符号１は半絶縁性ＧａＡｓ基板であり、２と２ａは同時形成されるＪＦＥＴと測定トランジスタのｎ型のチャネル形成不純物領域である。
ＪＦＥＴのチャネル形成不純物領域２の幅中央付近には、平面図に示す如くゲート長Ｌg でゲート幅Ｗg を有するｐ型のゲート不純物領域３が形成されている。これに対し、測定トランジスタ側には、ゲートとドレイン短絡型の負極側不純物領域４と、ソース側に位置する正極側のソース測定不純物領域５とが形成されている。負極側不純物領域４は、そのチャネル形成不純物領域２ａの幅中央付近に位置するゲート不純物領域４ａ（本発明のゲート部に該当）と、その一方側に離間するドレイン測定不純物領域４ｂと、これらをゲート幅方向の中央付近で連結する連結不純物領域４ｃとから構成されている。
【００３１】
これら測定用トランジスタに設けられている負極側不純物領域４およびソース測定不純物領域５は、何れもｐ型の導電型を有し、ＪＦＥＴのゲート不純物領域３と同時形成される。したがって、これらｐ型不純物領域４または５とｎ型のチャネル形成不純物領域２ａとの間でＰＮ接合ダイオードが形成されている。
このうち、２つの測定不純物領域４ｂと５は、そのパターンの一辺が例えば１００〜１５０μｍと探針を接触でき、かつ十分大きな接合容量を得られるように定められている。
また、ゲート不純物領域４ａは、ＪＦＥＴ側のゲート不純物領域３と同じゲート長Ｌg を有する。この長細い形状は基板応力を受けやすく、このため２つのゲート不純物領域３，４ａは、通常、そのＰＮ接合が大きな面積の測定不純物領域４ｂ，５よりも深い位置に形成される。なお、連結不純物領域４ｃの幅については、ここでは例えば上記ゲート長Ｌg 程度としてある。
【００３２】
ＧａＡｓ基板１には、図１（ｄ）に示すように、窒化シリコン膜等からなり、上記したｐ型不純物領域３〜５上で開孔する拡散マスク６が形成されている。また、この拡散マスク６は、ＪＦＥＴのゲート不純物領域３に対しゲート長方向に離間する２つの開孔部を有し、それぞれにオーミック電極７（本発明のソース部およびドレイン部に該当）が埋め込まれている。これらのオーミック電極７は、ＡｕＧｅ／Ｎｉの積層金属をＧａＡｓ基板１と合金化することにより形成されている。オーミック電極７の間隔内で前記ゲート不純物領域３上の拡散マスク６の開孔部には、Ｔｉ／Ｐｔ／Ａｕの積層金属からなるゲート電極８が埋め込まれている。また、図１（ｅ）に示すように、オーミック電極７上に第１配線層９、層間絶縁層１０および第２配線層１１がこの順で積層されている。
【００３３】
このような構成の測定用トランジスタでは、ＪＦＥＴと比較すると、大きな面積の測定不純物領域４ｂまたは５を上部電極層としチャネル形成不純物領域２ａを下部電極層とする大きな容量が、ソースとドレインの各チャネル端に対しそれぞれ直列に接続されている。また、当該測定用トランジスタは、ゲートとドレインが基板内部で短絡され、このため容量性ダイオードとして機能する。
本実施形態に係る測定用トランジスタは、これらの大きな容量の形成と、ゲートとドレイン間の短絡が内部で実現されていることから、この２つの測定不純物領域４ｂと５それぞれにＣＶメータ等からの探針を接触するだけで、ピンチオフ電圧測定の準備が整い、この測定が容易となるといった利点を有する。
【００３４】
つぎに、このＪＦＥＴの製造方法について、図１（ｂ）〜（ｅ）に沿って説明する。
まず、図１（ｂ）において、半絶縁性ＧａＡｓ基板１内の表面側にｎ型のチャネル形成不純物領域２，２ａを形成する。このチャネル形成不純物領域２，２ａの形成は、例えばイオン注入法、エピタキシャル成長法、或いはこれらを組み合わせた方法を用いる。導入不純物は、例えばシリコン（Ｓｉ）などのｎ型不純物であるが、必要に応じて、チャネル形成不純物領域２，２ａ深部側の適当な領域にｐ型の埋込み領域を形成してもよい。イオン注入やエピタキシャル成長の条件は、目的とすべきＪＦＥＴの特性やプロセス上の余裕等の観点から、任意の条件が選択される。
【００３５】
図１（ｃ）では、ＪＦＥＴのゲート不純物領域３と、ピンチオフ電圧測定用トランジスタのソース測定不純物領域５および負極側不純物領域４とを同時形成する。
具体的には、まず、これら不純物領域形成時の拡散マスク６を形成する。この拡散マスク６の形成は、例えば窒化シリコン膜をＣＶＤ法により全面に堆積する。窒化シリコン膜の膜厚は、不純物領域２，４，５への導入不純物が、この膜を通り抜けて基板１に達しないように適当な厚さが選択される。この窒化シリコン膜について、不純物を導入するチャネル形成領域２または２ａ上に部分的に開孔する開孔部を形成する。これら開孔部の形成は、フォトリソグラフィ技術と、ＣＦ4 を含む反応ガスを用いた反応性イオンエッチング（ＲＩＥ）といったドライエッチング法、フッ酸系エッチング液を用いたウェットエッチング法或いはこれらの組み合わせとにより行う。このようにして形成された拡散マスク６上から、例えば亜鉛（Ｚｎ）等のｐ型不純物を基板に拡散してゲート不純物領域３と、負極側不純物領域４およびソース測定不純物領域５とを同時形成する。この拡散法としては、例えばＺｎ（Ｃ2 Ｈ5 ）2 を拡散源とした気相拡散法が用いられる。
【００３６】
この最初の拡散後、測定用トランジスタを用いて、ＪＦＥＴのゲート不純物領域３の深さと濃度とを、完成後のＪＦＥＴにおいて所望のゲート閾値電圧Ｖthが得られるように制御する。すなわち、後述する測定方法を用いて、測定用トランジスタの両測定不純物領域４ｂと５の間に探針を接触させてピンチオフ電圧Ｖｐo を測定し、これが所望のピンチオフ電圧Ｖｐに達しない場合は、所望のピンチオフ電圧Ｖｐが得られるまで、ゲート不純物領域３および測定不純物領域４，５への追加拡散とピンチオフ電圧Ｖｐo の測定とを繰り返す。
【００３７】
図１（ｄ）では、まず、ゲート不純物領域３上の窒化シリコン膜の開孔部内に埋め込むかたちで、例えばＴｉ／Ｐｔ／Ａｕの積層金属膜からなるゲート電極８を形成する。また、ゲート電極８に離間する拡散マスク６の箇所にオーミック電極のパターンを開孔し、この開孔部により表出する基板表面にＡｕＧｅ／Ｎｉの積層金属膜を形成し、これを加熱してＧａＡｓと合金化してオーミック電極７を形成した後、オーミック電極７上に低抵抗化等のための第１配線層９を形成することにより、ＪＦＥＴの基本構造が完成する。
【００３８】
このようにして形成されるＪＦＥＴを組み込んだＩＣを製造するといった場合、この後、図１（ｅ）に示すように、層間絶縁膜１０を介して第２配線層１１を積層することにより多層配線構造を形成する。この多層配線構造は、他の素子との接続を有効に行う目的以外に、インダクタやＭＩＭキャパシタ(Metal-Insulator-Metal Capcitor)などの受動素子の形成に用いられる。
【００３９】
本実施形態のＪＦＥＴの製造方法では、通常のＪＦＥＴの製造プロセスを流すだけで測定用トランジスタが同一基板上に形成され、通常のＪＦＥＴの製造プロセスに対し何ら付加的な工程およびフォトマスクを必要としないといった利点を有する。
【００４０】
つぎに、上述した測定用トランジスタを用いて行うピンチオフ電圧の測定方法について述べる。
図１のソース測定不純物領域５にＣＶメータの正極側探針を接触させ、ドレイン測定不純物領域４ｂに負極側探針を接触させて、ＣＶ測定を行ったときに得られるＣＶ曲線を図２に示す。なお、図２には、図１１の従来技術における測定パターン（図１の測定パターンからゲート不純物領域４ａと連結不純物領域４ｃを取り除いたもの）で測定されるＣＶ曲線を破線で示してある。
この図２におけるＣＶメータの検出容量Ｃの急峻な変化は、印加電圧の増大とともにゲート不純物領域４ａから空乏層が延びてチャネルがピンチオフすることによって発生するため、ここでは、いわゆるゲートのピンチオフ電圧Ｖｐの測定が可能である。
【００４１】
ゲート不純物領域４ａによるチャネルのピンチオフによって検出容量Ｃの急峻な変化が起こる理由を、図３の等価回路を用いて説明する。図３中、Ｃ1 とＲ1 は、ソース測定不純物領域５とチャネルのソース側端との間に直列に接続されるソース測定不純物領域５の接合容量と抵抗、Ｃ2 とＲ2 は、ドレイン測定不純物領域４ｂとチャネルのドレイン端との間に直列に接続されるドレイン測定不純物領域４ｂの接合容量と抵抗、Ｒchはチャネル抵抗である。また、Ｃgs, Ｃgd, Ｃdsは測定用トランジスタの素子容量であり、Ｃgsはソースとゲート間容量、Ｃgdはドレインとゲート間容量、Ｃdsはソースとドレイン間容量を表す。
【００４２】
ソース測定不純物領域５とドレイン測定不純物領域４ｂとの間に電圧を印加すると、そのほとんどの印加電圧Ｖはドレイン測定不純物領域４ｂにかかる。ゲート不純物領域４ａには、これが前記した連結不純物領域４ｃを介してドレイン測定不純物領域４ｂに接続されているため、ドレイン測定不純物領域４ｂと同じ電圧が印加される。
【００４３】
印加電圧Ｖがゲート不純物領域４ａのピンチオフ電圧Ｖｐに達していないときは、図３（ａ）に示すように、接合容量Ｃ1 とＣ2 がチャネル抵抗Ｒchでつながっているため、ほぼ接合容量Ｃ1 とＣ2 の直列容量に等しい値が観測される。測定時の検出容量Ｃは、次式で表される。
【数３】
ここで、“//”は２つの容量Ｃx とＣy が直列に接続されていることを示す演算符号であり、Ｃx //Ｃy ＝Ｃx ・Ｃy ／（Ｃx ＋Ｃy ）で表される。前記したようにＣ1 とＣ2 は例えば１０ｐＦ程度の大きな容量である一方、ＣgsとＣgdは接合面積が小さいために桁違いに小さいことから、上記近似式（３）が成立し、検出容量Ｃも接合容量Ｃ1,Ｃ2 とほぼ同じオーダーの値となる。
【００４４】
さらに印加電圧Ｖを増加させると、拡散深さの深いゲート不純物領域４ａ直下でチャネルがドレイン測定不純物領域４ｂより先にピンチオフし、チャネル抵抗Ｒchが開放となる。すると、検出容量Ｃは、次式のように変化する。
【数４】
ここでＣdsは、前記したＣgsとＣgdと同様、大きな空乏層幅を有する接合容量Ｃ1 およびＣ2 より無視できるほど小さいことから、上記近似式（４）が成立する。
【００４５】
上記２つの近似式（３）および（４）を比較すれば明らかなように、ゲート不純物領域４ａによりチャネルがピンチオフする際、チャネルが抵抗性から接合容量Ｃ1 およびＣ2 に直列に接続される小さな容量性に変化し、これが接合容量Ｃ1 とＣ2 との直列容量の上限となることが、急峻な容量変化の観測される理由である。
【００４６】
この測定原理は、ゲート不純物領域４ａによるチャネルのピンチオフ電圧Ｖｐが、ドレイン測定不純物領域４ｂによる場合よりも正側の値をとることを前提としている。すなわち、ゲート不純物領域４ａは基板応力の影響を受けてより基板深くまで形成されているので、ドレイン測定不純物領域４ｂよりも先にチャネルをピンチオフさせることを利用している。本実施形態では、このような差異を積極的に生じさせることもでき、これに関し種々の変形が考えられる。
たとえば、ドレイン測定不純物領域４ｂ直下のチャネル濃度を、ゲート不純物領域４ａ直下のチャネル濃度より高くしておけば、両不純物領域４ａと４ｂの拡散深さが同じであっても、ゲート不純物領域４ａのピンチオフ電圧Ｖｐは、ドレイン測定不純物領域４ｂによる場合よりもより正の値をとるので、上記測定原理の適用を可能とする前述の効果（差異）が得られる。
【００４７】
また、連結不純物領域４ｃの連結位置についても種々の変形が可能である。たとえば、図４に示すように、連結不純物領域４ｃを半絶縁性ＧａＡｓ基板１上に延在させ、ゲート不純物領域４ａの一方端（または、両端でも可）に接続させることができる。このように連結不純物領域４ｃを接続すれば、測定用トランジスタのゲート不純物領域４ａをＪＦＥＴのゲート不純物領域３と等価にすることができ、より精度よいピンチオフ電圧Ｖｐの測定ができるといった利点がある。
【００４８】
この連結不純物領域４ｃは、省略することもできる。この場合、図５に示すように、ゲート不純物領域４ａの一端側の半絶縁性ＧａＡｓ基板１上にパッド領域４ｄを設け、このパッド領域４ｄに接触させた探針とドレイン側の探針とを外部で結線する必要がある。
【００４９】
そのほか、上記説明ではピンチオフ電圧Ｖｐの測定法はＣＶ測定としたが、これに限らず、例えばインピーダンスの電圧変化の測定を行い、チャネル抵抗Ｒchが開放となる際に生じる等価直列抵抗成分のピークを用いて、チャネルのピンチオフを検出することも可能である。
【００５０】
本実施形態によれば、図１０に示す従来のピンチオフ電圧測定法にくらべ、何ら工程数の増大を招くことなく、また検出容量Ｃの低下を招くことなくゲートのピンチオフ電圧Ｖｐを直接測定することができ、この結果、より高精度なゲート閾値電圧Ｖthの制御が可能となる。
なお、本実施形態では、ドレイン接合容量Ｃ2 等を測定不純物領域とチャネル形成不純物領域とのＰＮ接合により形成したが、ドレイン接合容量Ｃ2 等を、例えばｎ型の高濃度不純物領域上に下部電極、絶縁膜および上部電極を順に積層させてなるＭＩＭ(Metal-Insulator-Metal) 構造により実現することも可能である。
【００５１】
第２実施形態
本実施形態は、本発明をショットキーゲート型電界効果トランジスタ（ＭＥＳＦＥＴ，ＨＥＭＴ等）に適用したものである。
図６は、本実施形態に係るＭＥＳＦＥＴのＴＥＧ内に配置されたピンチオフ電圧の測定用トランジスタの概略構成を、ＣＶメータの接続関係とともに示す断面図である。
本実施形態は、本発明のピンチオフ電圧測定に関する基本的な構成としては、上述した第１実施形態におけるゲート電極構造とソース接合容量Ｃ1 およびドレイン接合容量Ｃ2 を実現する構成が異なり、ピンチオフ電圧Ｖｐの測定原理は第１実施形態と同様である。
【００５２】
この測定用トランジスタ２０は、半絶縁性ＧａＡｓ基板１上に、ｎ型のチャネル形成不純物領域２ａが形成されていることは、第１実施形態と同様である。ｎ型の導入不純物としてはＳｉ等が用いられる。
第１実施形態では、このチャネル形成不純物領域２ａ内にｐ型のゲート不純物領域４ａ、ソース測定不純物領域５およびドレイン測定不純物領域４ｂが同時形成されていたが、本実施形態では、これらがショットキー接合型電極で構成されている。すなわち、前記ゲート不純物領域４ａに代えて、ゲート電極２１がチャネル形成不純物領域２ａ上に形成されている。また、前記ソース測定不純物領域５とドレイン測定不純物領域４ｂに代えて、ソース電極２２とドレイン電極２３がゲート電極２１に対しチャネル長方向両側に離間するかたちで形成されている。これら、３つのショットキー接合型ゲート２１〜２３は、例えばＡｌ，Ｔｉ／Ｐｔ／Ａｕ，Ｗ等からなり、ゲート電極２１とドレイン電極２３間は、特に図示しない例えば同じ階層の金属層等からなる電極間連結部、或いは探針間の外部結線により短絡されている。
【００５３】
このような構成の測定用トランジスタ２０に対し、その短絡したゲートとドレイン側を負極としソース側を正極とした電圧を印加し、第１実施形態と同様な方法によってピンチオフ電圧Ｖｐを測定する。
この測定時にＭＥＳＦＥＴ側には、ゲート電極等は形成されず前記チャネル形成領域２を形成した後の状態で維持されているので、このピンチオフ電圧測定の結果をもとにチャネル形成不純物領域の不純物の追加導入またはエッチングによって濃度や深さ等の調整を行い、完成後のゲート閾値電圧Ｖthを制御する。
【００５４】
従来のゲート閾値電圧制御法は、ＴＥＧを用いずに水銀プローブによるＣＶ測定が一般に行われていたので、本発明ではＦＥＧ側のショットキー接合電極２１〜２３の形成工程が一工程増えるものの、ＭＥＳＦＥＴと同じ寸法のゲート電極２１を用いたゲートピンチオフ電圧の測定が可能となるため、より高精度なゲート閾値電圧制御が可能となる。
なお、ＣＶ測定に代えてインピーダンスの電圧変化の測定を行い得ることのほかに、ゲート電極２１によるチャネルのピンチオフがドレイン側より先になされる本発明の前提が得にくい場合等にあっては、ドレイン側のチャネル形成不純物領域２ａの濃度を高くするといった変形が可能なことは、第１実施形態の場合と同様である。
【００５５】
第３実施形態
本実施形態は、本発明を絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）に適用したものである。
図７は、本実施形態に係るＭＩＳＦＥＴのＴＥＧ内に配置されたピンチオフ電圧の測定用トランジスタの概略構成を、ＣＶメータの接続関係とともに示す断面図である。
本実施形態は、第２実施形態と同様に、第１実施形態におけるゲート電極構造とソース接合容量Ｃ1 およびドレイン接合容量Ｃ2 を実現する構成が異なり、ピンチオフ電圧Ｖｐの測定原理は第１実施形態と同様である。
【００５６】
この測定用トランジスタ３０におけるチャネル形成不純物領域は、ノンドープのシリコン基板上にｐ型の不純物拡散領域として形成してもよいが、図７に示すように、ｐ型のシリコン基板３１を用いると特にチャネル形成不純物領域を形成する必要はない。この場合のチャネル形成不純物領域は、ｐ型のシリコン基板３１内の表面領域を指称する。
本実施形態では、ｐ型のシリコン基板３１内の表面側にｎ型のソース不純物領域３２およびドレイン不純物領域３３が互いに離間して形成されている。これらは、第１実施形態の測定不純物領域４ｂおよび５と同様に大きな容量（第１実施形態では、接合容量Ｃ1 およびＣ2)の下部電極層を構成するものである。
ｐ型のシリコン基板３１上には、ソース不純物領域３２上で開孔する絶縁膜３４が形成されている。また、絶縁膜３４上には、ソース不純物領域３２とドレイン不純物領域３３の対向間隔（チャネル形成領域）に面する位置にゲート電極３５が形成され、またドレイン不純物領域３３上方にはゲート電極３５と分離したかたちでドレイン電極３６（上部電極層）が形成されている。このドレイン不純物領域３３，絶縁膜３４およびドレイン電極３６により、上記大きな容量が構成されている。また、ゲート電極３５とドレイン電極３６とは、不図示の電極間連結部または外部結線により短絡されている。
【００５７】
このような構成の測定用トランジスタ３０について、第１実施形態と同様な方法によってピンチオフ電圧Ｖｐを測定する。
ただし、本実施形態の場合、ＭＩＳＦＥＴのゲート電極と測定用トランジスタ３０の電極３５，３６は同時形成せずに、測定用トランジスタ３０側の電極形成を先に行う必要がある。ＭＩＳＦＥＴのゲート電極があると追加インプラによるチャネル濃度等の制御が困難だからである。
しかも、ピンチオフ電圧測定と追加インプラを複数回繰り返す場合にあっては、例えばポリシリコン等からなる電極３５，３６を形成するまえの状態で測定用トランジスタ３０を同一基板上に複数個、同時形成しておき、最初に電極を形成しピンチオフ電圧Ｖｐの測定をした後は、チャネル濃度の調整のたびに、別の測定用トランジスタ３０に電極を形成してピンチオフ電圧Ｖｐを測定する必要がある。そして、所望のピンチオフ電圧Ｖｐが得られれば、ＭＩＳＦＥＴのゲート電極を形成し、ゲート閾値電圧Ｖthの制御が終了する。
【００５８】
この場合も、第２実施形態と同様に、ＴＥＧ側のゲート電極３５等の形成工程が増えるものの、ＭＩＳＦＥＴと同じ寸法のゲート電極３５を用いたゲートピンチオフ電圧の測定が可能となるため、より高精度なゲート閾値電圧制御が可能となる。とくに、ＭＩＳＦＥＴのゲート長Ｌｇが極めて短い場合であっても、短チャネル効果のような２次元的な効果の影響を受けることなく、ゲート電極と基板との間の仕事関数差、ゲート絶縁膜の厚さ、界面固定電荷、界面準位およびチャネル形成不純物領域の不純物の深さ方向の濃度分布等によって決まるチャネルのピンチオフ電圧Ｖｐを直接測定することが可能である。
【００５９】
なお、本実施形態では、ＣＶ測定に代えてインピーダンスの電圧変化の測定を行い得ることのほかに、電極層をドレイン不純物領域３３と絶縁膜３４の間に介在させること等によって、大きな容量を有するＭＩＭ型とする変形も可能である。
【００６０】
第４実施形態
本実施形態は、ピンチオフ電圧の測定回路に関するものである。
図８（ａ）は、この測定回路を、Ｎチャネル型ＦＥＴおよびＣＶメータの接続関係とともに示す図であり、図８（ｂ）は、Ｎチャネル型ＦＥＴを接続したときの等価回路図である。
【００６１】
図８（ａ）に示すように、この測定回路４０は、ＣＶメータの正極が接続される第１の検出端子４１と、負極が接続される第２の検出端子４２と、ＦＥＴのソース（Ｐチャネル型の場合はドレイン）が接続される第１の素子接続端子４３、ドレイン（Ｐチャネル型の場合はソース）が接続される第２の素子接続端子４４と、ゲートが接続される第３の素子接続端子４５とを有する。このうち、第２の検出端子４２と第２の素子接続端子４４との間（Ｐチャネル型の場合、第１の検出端子４１と第１の素子接続端子４３との間）には、ＦＥＴにおけるソースとゲート間容量Ｃgsおよびドレインとゲート間容量gdよりも十分に大きな外部容量Ｃext1が接続されている。また、この外部容量Ｃext1が接続されている第２の検出端子４２と第３の素子接続端子４５との間が短絡されている。
【００６２】
この測定回路４０においては、外部容量Ｃext1と同様に大きな容量値を有する他の外部容量Ｃext2を、第１の検出端子４１と第１の素子接続端子４３との間に設けてもよい。
図９は、この場合の等価回路図である。この図９の等価回路図が、第１実施形態における等価回路図（図３（ａ））に対応する。すなわち、外部容量Ｃext1がドレイン接合容量Ｃ2 に、外部容量Ｃext2がソース接合容量Ｃ1 に対応する。なお、図９では、ソースとドレイン側の直列抵抗Ｒ1 とＲ2 は、省略してある。
【００６３】
この測定回路４０によるＦＥＴのピンチオフ電圧Ｖｐの測定原理は、第１実施形態と同様であり、これによりゲートのピンチオフ電圧Ｖｐを直接測定できるといった第１実施形態と同様な効果が得られる。
【００６４】
【発明の効果】
以上詳細に述べてきたように、本発明のピンチオフ電圧の測定回路、測定用トランジスタおよび測定方法によれば、ゲートのピンチオフ電圧を求めようとするＦＥＴそのものについて、或いはこのＦＥＴとほぼ同じゲート構造を有する測定用トランジスタについて、孤立した１つの微細ゲートにおけるピンチオフ電圧を、検出容量値を大きく保ったままＣＶ測定等で直接測定することが可能となる。
【００６５】
この結果、本発明をＦＥＴの製造工程途中に適用すれば、ゲート閾値電圧の制御性向上が達成される。この製造過程において、本発明の測定用トランジスタを用いれば、これが上記測定回路について製造途中の製品（ウェーハ）内での形成が容易なことから、これに測定手段（ＣＶメータ等）を接続するだけで、上記ゲートのピンチオフ電圧を容易に測定できる。とくに、絶縁ゲート型電界効果トランジスタ向けの測定用トランジスタでは、ショートチャネル効果などの２次元効果の影響を受けることなく、チャネル不純物濃度や仕事関数差などの深さ方向のパラメータ分布だけで決まるゲートのピンチオフ電圧を、これまで測定不能であった孤立した１つの微細ゲートに対しても測定することが可能となる。
【００６６】
本発明の接合電界効果トランジスタの製造工程によれば、濃度や深さ等を制御したいゲート不純物領域とほぼ同じ寸法のゲート不純物領域を測定用トランジスタに同時形成し、これによるチャネルのピンチオフ電圧を直接測定し、この測定値をモニタしながらゲート不純物の拡散量等を調整することが可能となる。これにより、ゲート寸法の相違に起因する変動要因（例えば、基板応力等）の影響を受けることなく、ゲート閾値電圧の制御を行うことが可能となり、その精度が向上する。本発明の製造工程では、測定用トランジスタについて何ら付加的な製造工程を必要とせず、また単に測定手段（ＣＶメータ等）を接続するだけピンチオフ電圧の測定が可能な状態が整えられることから、製造および測定が容易である。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の第１実施形態に係るＪＦＥＴの製造工程においてピンチオフ電圧測定を行うゲート拡散工程後のパターンを示す平面図である。図１（ｂ）〜（ｅ）は、このＪＦＥＴの各製造過程を示す断面図である。
【図２】図１のソース測定不純物領域にＣＶメータの正極側探針を接触させ、ドレイン測定不純物領域に負極側探針を接触させて、ＣＶ測定を行ったときに得られるＣＶ曲線を示す図である。
【図３】図３は、ＣＶ測定時の等価回路を測定用トランジスタの断面に重ねて示す図であり、図３（ａ）は図２のＡ点のとき、図３（ｂ）はＢ点のときを示すものである。
【図４】図４は、第１実施形態の変形例を示す測定用トランジスタの平面図である。
【図５】図５は、第１実施形態の他の変形例を示す測定の際の斜視図である。
【図６】図６は、本発明の第２実施形態に係るＭＥＳＦＥＴ向けの測定用トランジスタの概略構成を、ＣＶメータの接続関係とともに示す断面図である。
【図７】図７は、本発明の第３実施形態に係るＭＩＳＦＥＴ向けの測定用トランジスタの概略構成を、ＣＶメータの接続関係とともに示す断面図である。
【図８】図８（ａ）は、本発明の第４実施形態に係わるピンチオフ電圧の測定回路の構成を示す回路図である。図８（ｂ）は、この測定回路にＦＥＴを接続したときの等価回路図である。
【図９】図９は、第４実施形態の変形例を示す測定回路にＦＥＴを接続したときの等価回路図である。
【図１０】図１０（ａ）は、従来のピンチオフ電圧の測定パターンをＪＦＥＴと比較して示す平面図、図１０（ｂ）〜（ｅ）は測定パターンの各製造過程をＪＦＥＴと比較して示す断面図である。
【図１１】図１１は、図１０の測定パターンを用いたＣＶ測定により得られるＣＶ曲線である。
【図１２】図１２は、従来のＣＶ測定時の等価回路を測定用トランジスタの断面に重ねて示す図であり、図１２（ａ）は図２のＡ点のとき、図１２（ｂ）はＢ点のときを示すものである。
【符号の説明】
１…ＧａＡｓ基板（半導体基板）、２，２ａ…チャネル形成不純物領域、３…ゲート不純物領域、４…負極側不純物領域、４ａ…ゲート不純物領域（ゲート部）、４ｂ…ドレイン測定不純物領域、４ｃ…連結不純物領域、４ｄ…ゲートパッド、５…ソース測定不純物領域、６…拡散マスク、７…オーミック電極、８…ゲート電極、９…第１配線層、１０…層間絶縁層、１１…第２配線層、２０…測定用ＭＥＳＦＥＴ、２１，３５…ゲート電極（ゲート部）、２２…ソース電極、２３…ドレイン電極、３０…測定用ＭＩＳＦＥＴ、３１…シリコン基板、３２…ソース不純物領域（不純物領域）、３３…ドレイン不純物領域（不純物領域）、３６…上部電極層、４０…ピンチオフ電圧の測定回路、４１…第１の検出端子、４２…第２の検出端子、４３…第１の素子接続端子、４４…第２の素子接続端子、４５…第３の素子接続端子、Ｃ1,Ｃ2 …素子容量よりも十分に大きな容量、Ｃext1, Ｃext2…外部容量（素子容量よりも十分に大きな容量）。
【発明の属する技術分野】
本発明は、電界効果トランジスタのゲートのピンチオフ電圧を精度よく測定できる測定回路、測定用トランジスタおよび測定方法に関する。また、本発明は、この測定用トランジスタを用いて、同一基板上に形成される電界効果トランジスタのピンチオフ電圧をモニタしながら完成後のゲート閾値電圧を所望の値に制御できる接合電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓを始めとする化合物半導体基板上に、ＭＥＳＦＥＴ(Metal-Semiconductor FET) やＪＦＥＴ(Junction FET)などの電界効果トランンジスタを形成する場合、ゲート閾値電圧Ｖthをいかに精度よく制御できるかが、歩留まり向上および回路特性の良否を決める最も重要な要素の一つである。
そのため、従来からウェーハプロセス途中でゲート閾値電圧Ｖthを監視しながらＦＥＴ完成後のゲート閾値電圧Ｖthを制御するという方法が、ゲート閾値電圧Ｖthの制御精度を高める手法として取られてきた。
【０００３】
ＧａＡｓ基板にＪＦＥＴを作る場合、まず、半絶縁性ＧａＡｓ基板内の表面側にチャネルが形成されるｎ型不純物拡散領域（チャネル形成不純物領域）を形成した後、全面に窒化シリコン膜等の膜を成膜する。つぎに、この窒化シリコン膜にゲート電極の形成領域を開孔させてチャネル形成不純物領域を部分的に表出させ、この開孔部を介してｐ型不純物を導入することにより、ゲート閾値電圧Ｖthを決めるゲート不純物領域を、その不純物濃度および深さ等を制御しながら形成することとしていた。
【０００４】
ところが、ゲート不純物領域を形成する際の拡散時に基板は高温に曝されるため、ＡｕＧｅ／Ｎｉのような耐熱性の低いオーミック電極を基板に予め備えておくことはできず、ゲート閾値電圧Ｖthの制御はオーミック電極形成前に行う必要がある。このため、チャネル形成不純物領域に対するオーミック接触が得られないので、所定のゲートバイアス下でソースとドレイン間の印加電圧Ｖdsに対するドレイン電流Ｉd の特性（以下、単に“電流電圧特性”という）で定義されるゲート閾値電圧Ｖthの測定を行うことはできない。ＭＥＳＦＥＴの場合でも、オーミック電極を形成する前にゲート閾値電圧Ｖthを測定するならば、事情は同じである。
【０００５】
そこで、電流電圧特性で定義されるゲート閾値電圧Ｖthの代わりに、ゲート不純物領域と一括形成される幅広の測定パターンについて、その容量変化を測定するピンチオフ電圧Ｖｐの測定方法が広く用いられている。
ＭＥＳＦＥＴの製造工程では、水銀プローブを用いた方法が一般的であるが、ここでは、ＪＦＥＴの製造工程を例に、上記幅広の測定パターンの容量変化を利用した従来のピンチオフ電圧Ｖｐの測定方法について説明する。
【０００６】
図１０（ａ）は、従来のＪＦＥＴの製造工程においてピンチオフ電圧測定を行うゲート拡散工程後のパターンを示す平面図である。また、図１０（ｂ）〜（ｅ）は、従来のＪＦＥＴの各製造過程を示す断面図である。各図の右側はＴＥＧ(Test Elements Group) 内のピンチオフ電圧の測定パターン、左側はＪＦＥＴをそれぞれ示す。
まず、図１０（ｂ）では、半絶縁性ＧａＡｓ基板１００内の表面側にｎ型のチャネル形成不純物領域１０１、１０１ａを形成し、続く図１０（ｃ）では、ＪＦＥＴのゲート不純物領域１０２と、測定用パターンのソース測定不純物領域１０３ａおよびドレイン測定不純物領域１０３ｂとを形成する。この形成法は、まず窒化シリコン膜等の膜を成膜し、これに開孔部１０４ａ、１０４ｂおよび１０４ｃを形成して拡散マスク１０４を形成する。この拡散マスク１０４上から、例えば亜鉛（Ｚｎ）等のｐ型不純物を基板に拡散してゲート不純物領域１０２と、ソース測定不純物領域１０３ａおよびドレイン測定不純物領域１０３ｂとを同時形成する。拡散法としては、例えばＺｎ（Ｃ2 Ｈ5 ）2 を拡散源とした気相拡散法が用いられる。
【０００７】
図１０（ｄ）では、まず、ゲート不純物領域１０２上の窒化シリコン膜の開孔部１０４ａ内に埋め込むかたちで、例えばＴｉ／Ｐｔ／Ａｕの積層金属膜からなるゲート電極１０５を形成する。また、ゲート電極１０５と所定距離をおいてオーミック電極１０６，１０６をそれぞれ形成する。オーミック電極１０６の形成は、窒化シリコン膜を開孔させて表出した基板表面にＡｕＧｅ／Ｎｉの積層金属膜を形成し、これを加熱してＧａＡｓと合金化することにより達成される。その後、オーミック電極１０６上に低抵抗化等のための金属配線層を１０７を形成することにより、ＪＦＥＴの基本構造が完成する。
【０００８】
上述したＪＦＥＴの製造工程において、ＪＦＥＴのゲート閾値電圧Ｖthは、図１０（ｃ）のゲート不純物領域への拡散工程で制御される。この制御は、ゲート閾値電圧Ｖthに相関するチャネルのピンチオフ電圧Ｖｐが所望の値に達するまで、ゲート不純物領域１０２への追加拡散とピンチオフ電圧Ｖｐの測定とを繰り返すことによって行われる。
【０００９】
この測定に使用されるのが、図１０（ａ）の右側に描かれたピンチオフ電圧Ｖｐの測定パターンである。
図１０（ａ）中、Ｊ1 はチャネル形成不純物領域１０１ａとソース測定不純物領域１０３ａとの間で形成された第１のＰＮ接合ダイオードであり、Ｊ2 はチャネル形成不純物領域１０１ａとドレイン測定不純物領域１０３ｂとの間で形成された第２のＰＮ接合ダイオードである。２つのＰＮ接合ダイオードＪ1 とＪ2 は、その面積が探針を立てるに十分な面積（例えば、一辺の長さが１００〜１５０μｍ程度）をもち、測定可能な程度に大きな接合容量を有する。
一方、図１０（ａ）の左側に描かれたＪＦＥＴのゲート不純物領域１０２の寸法は、たとえば、そのチャネル方向の長さＬg が０．５μｍでチャネル幅方向の長さＷg が１０μｍ程度である。
したがって、ＰＮ接合ダイオードＪ１，Ｊ２の接合面積は、ＪＦＥＴのゲート不純物領域１０２による接合面積よりも遥かに大きい。
【００１０】
このように構成されているピンチオフ電圧Ｖｐの測定用パターンに対し、そのソース測定不純物領域１０３ａとドレイン測定不純物領域１０３ｂとにそれぞれ探針を十分に接触させ、この探針間にＣＶメータを接続する。このとき、ＣＶメータの正極側にソース測定不純物領域１０３ａが、負極側にドレイン測定不純物領域１０３ｂがそれぞれ接続されるように針立てを行う。
この２つの探針間に電圧を印加しながらＣＶ測定を行うと、図１１のＣＶ曲線が得られる。図１１のＣＶ曲線において、検出容量Ｃの値が急峻に変化したときの印加電圧Ｖの外挿値Ｖｐo が、ドレイン側のＰＮ接合ダイオードＪ２の空乏層が延びることによりチャネル形成不純物領域１０１がピンチオフするときの電圧、即ちピンチオフ電圧Ｖｐの近似値となる。
【００１１】
このピンチオフ電圧Ｖｐの測定原理を、図１２を用いて説明する。図１２において、Ｃ11とＣ21はそれぞれＰＮ接合Ｊ1 とＪ2 の底面の接合容量を表し、Ｃ12とＣ22はそれぞれＰＮ接合Ｊ1 とＪ2 の側面の接合容量を表す。また、Ｒ1 とＲ2 は、それぞれＰＮ接合Ｊ１とＪ２直下のチャネル形成不純物領域１０１ａの抵抗、Ｖは探針を介して加えられる印加電圧である。
【００１２】
この測定時に、印加電圧Ｖのほとんどは負極側のＰＮ接合Ｊ2 にかかり、ＰＮ接合Ｊ2 の空乏層Ｄ2 が広がる。印加電圧Ｖがチャネルのピンチオフ電圧Ｖｐo より低いとき（図１１のＡ点）、図１２（ａ）に示す等価回路となり、ＣＶメータの検出容量Ｃは以下の式で表される。
【数１】
【００１３】
印加電圧Ｖがチャネルのピンチオフ電圧Ｖｐo をこえると（図１１のＢ点）、図１２（ｂ）に示す等価回路となり、負極側の接合容量Ｊ2 の下でチャネルがピンチオフする。チャネルがピンチオフすると、チャネル形成不純物領域１０１ａの負極側の抵抗Ｒ2 は開放となり、等価回路上では非常に小さな基板容量Ｃsub に置き換わる。このときのＣＶメータの検出容量Ｃは、次式で表される。
【数２】
【００１４】
上記した２つの近似式（１）および（２）を比較すると明らかなように、ＣＶメータの検出容量Ｃはピンチオフの前後で急峻に変化する。したがって、図１１の容量値の急峻な変化は、チャネルのピンチオフによりもたらされたものであり、この容量変化を捉えることによってピンチオフ電圧Ｖｐのモニタ値Ｖｐo を得ることが可能となる。この測定原理は、ＭＥＳＦＥＴのゲート閾値電圧Ｖthの制御法としてよく行われる水銀プローブを用いたＣＶ測定と同じである。
【００１５】
【発明が解決しようとする課題】
ところが、上述の方法で測定したピンチオフ電圧Ｖｐo は、同一基板上に形成したＪＦＥＴのゲート閾値電圧Ｖthとは一致せず、さらに両者の差（以下、“ΔＶth”と記す）には、予測できない変動が観測されることがあった。
ΔＶthが一定でなければ、ＪＦＥＴにおける所望のゲート閾値電圧Ｖthに対して、図１０の測定パターンをＣＶ測定して得られるピンチオフ電圧Ｖｐo をいくつに追い込んだらよいかが定まらない。すなわち、従来のピンチオフ電圧測定方法では、ΔＶthがある値となることを見込んでピンチオフ電圧Ｖｐを制御しても、実際にできたＪＦＥＴのゲート閾値電圧Ｖthが見込みからずれてしまうことがあり、その高精度な制御が困難であるといった課題があった。
【００１６】
この課題を解決するには、ＪＦＥＴの微細ゲートから引き出されたゲートパッドに探針を立てて、直接ゲート閾値電圧Ｖthを測定する方法が考えられる。しかし、ＪＦＥＴのゲート容量は例えば１０数ｆＦ程度しかないので、これを直接、しかも正確に測定するのは非常に難しい。
また、ゲート幅Ｗg やゲートフィンガー数を増やして測定する容量を稼ぐ方法もあるが、この方法ではピンチオフ時の容量の減少幅が縮まってしまい急峻な容量変化が現れないため、精度のよいピンチオフ点の検出が困難である。これは、ゲート不純物領域１０２の側面に対する底面の接合容量比（接合面積比）がゲート長Ｌg を狭めたことにより小さくなったためであり、この容量比はゲート幅Ｗg を幾ら増やしても変化しないためである。当然ながら、この容量変化のダイナミックレンジが縮小する傾向はゲート長Ｌg を短くしてゆくほど顕著になってゆき、この測定容量を稼ぐ方法は、益々微細ゲート化するＪＦＥＴのゲート閾値電圧Ｖthの測定法として到底採用できない。
【００１７】
このように、従来から存在する電界効果トランジスタのゲート閾値電圧Ｖthの制御方法は精度が十分でなかった。特に、ＰＮ接合ゲートを有するＪＦＥＴ、或いはショットキー接合ゲートを有するＭＥＳＦＥＴ等のデバイスは如何に精度よくゲート閾値電圧Ｖthを制御するかが重要であり、また微細ゲート化にともプロセス上でゲート閾値電圧Ｖthのバラツキ要因が増えるため、より高精度なゲート閾値電圧Ｖthの制御方法が強く求められていた。
【００１８】
本発明は、このような実情に鑑みてなされ、微細ゲートを有する電界効果トランジスタのゲート閾値電圧Ｖthを精度よく制御するために、同じゲート寸法の電界効果トランジスタのゲートのピンチオフ電圧を直接測定可能とする測定回路、測定用トランジスタを新たに提供することを目的とする。また、本発明は、この測定用トランジスタを用いたピンチオフ電圧の測定方法、及びこの測定方法を用いてゲート不純物領域を最適化することによりゲート閾値電圧Ｖthの制御性を高めた電界効果トランジスタの製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上述した従来技術の課題を解決し、上記目的を達成するために、発明者は、前記ΔＶthの発生および変動要因を探った。この結果、ΔＶthの発生は、主にＪＦＥＴのゲートと測定パターンのドレイン側接合容量Ｊ2 との寸法の相違に関係しており、ゲート不純物領域への導入不純物であるＺｎの拡散深さがパターン寸法によって影響を受けていることによってもたらされると結論するに至った。すなわち、例えば有機金属ＤＥＺ（Ｚｎ（Ｃ2 Ｈ5 ）2 ）を拡散源とし窒化シリコン膜をマスクとした気相拡散においては、窒化シリコン膜による基板応力がＧａＡｓ基板中のＺｎの拡散係数を増加させるために、ゲートパターンが微細であればあるほど同じ拡散時間での拡散深さが深くなり、ゲート閾値電圧Ｖthはより正の値となることを突き止めた。また、この応力による拡散係数の変動が、ΔＶthの主たる変動原因であることを確かめた。
以上より、ΔＶthの変動を抑え、従来の測定方法でＪＦＥＴのゲート閾値電圧Ｖthの制御性を高める１つの方策は、基板応力を制御することであることが分かった。しかし、基板応力は、窒化シリコン膜の膜厚や膜質、ゲート長などによっても変化しこれを必要な精度で制御することは容易ではない。
【００２０】
そこで、本発明者はＪＦＥＴと同じ寸法のゲート不純物領域によるチャネルのピンチオフを、従来どおりの大きな容量変化で検出する方法について種々検討を行った。なぜなら、ＪＦＥＴのゲート不純物領域は基板応力の影響を受けているため、これと同じ寸法の不純物領域によるチャネルのピンチオフ電圧は、よりＪＦＥＴのゲート閾値電圧Ｖthとの相関が高いと考えられるからである。
この検討の結果、本発明者は、微細ゲートＪＦＥＴについて、ゲートとドレイン間の素子容量より十分に大きな外部容量をゲートとドレイン間に接続した上で、ゲートとソース間のＣＶ測定を行えばよいと結論するに至った。
【００２１】
すなわち、本発明に係るピンチオフ電圧測定回路は、電界効果トランジスタと、当該電界効果トランジスタに電圧を印加し印加電圧に対するインピーダンスの変化を検出する測定手段との間に接続され、前記電界効果トランジスタのピンチオフ電圧を測定する測定回路であって、前記測定手段が接続される第１の検出端子および第２の検出端子と、前記電界効果トランジスタのソース又はドレインの一方が接続される第１の素子接続端子、他方が接続される第２の素子接続端子およびゲートが接続される第３の素子接続端子と、前記第１の検出端子と前記第１の素子接続端子との間、前記第２の検出端子と前記第２の素子接続端子との間の少なくとも一方に接続され、前記電界効果トランジスタにおけるソース又はドレインとゲートとの間の素子容量よりも十分に大きな外部容量とを有し、当該外部容量が接続されている一方の検出端子と前記第３の素子接続端子との間が短絡されている。
【００２２】
また、本発明に係る測定用トランジスタは、接合型の電界効果トランジスタと同一な半導体基板に形成され、当該電界効果トランジスタのピンチオフ電圧をモニタする測定用トランジスタであって、前記電界効果トランジスタのチャネルが形成される不純物領域と同じ深さを有し、半導体基板内の表面側に形成されているチャネル形成不純物領域と、チャネル長方向の断面が前記電界効果トランジスタと同じ構造を有し、前記チャネル形成不純物領域と逆導電型を有して前記チャネル形成不純物領域内の表面側に形成されているゲート不純物領域と、前記ゲート不純物領域と同じ導電型を有し、前記チャネル形成不純物領域内の表面側に所定幅離れて形成されているソース測定不純物領域およびドレイン測定不純物領域と、を備え、前記ソース測定不純物領域と前記ドレイン測定不純物領域の少なくとも一方が、前記チャネル形成不純物領域との接合により、前記電界効果トランジスタ内のソースまたはドレインとゲートとの間の素子容量より十分に大きな容量を形成しており、前記ソース測定不純物領域と前記ドレイン測定不純物領域の何れか一方と前記ゲート不純物領域とを部分的に連結する連結不純物領域によって、ソースまたはドレインとゲートとが電気的に接続されている。
【００２３】
また、本発明に係る他の測定用トランジスタは、ショットーゲート型の電界効果トランジスタと同一な半導体基板に形成され、当該電界効果トランジスタのピンチオフ電圧をモニタする測定用トランジスタであって、前記電界効果トランジスタのチャネルが形成される不純物領域と同じ深さを有し、半導体基板内の表面側に形成されているチャネル形成不純物領域と、チャネル長方向の断面が前記電界効果トランジスタと同じ構造を有し、前記チャネル形成不純物領域の表面にショットキー接合されているゲート電極と、前記チャネル形成不純物領域の表面の所定幅離れた位置にそれぞれショットキー接合されているソース電極およびドレイン電極と、を備え、前記ソース電極と前記ドレイン電極の少なくとも一方が、前記チャネル形成不純物領域とのショットキー接合により、前記電界効果トランジスタ内のソースまたはドレインとゲートとの間の素子容量より十分に大きな容量を形成しており、前記ソース電極と前記ドレイン電極の何れか一方と前記ゲート電極とを部分的に連結する電極間連結部によって、ソースまたはドレインとゲートとが電気的に接続されている。
本発明に係る他の測定用トランジスタは、絶縁ゲート型の電界効果トランジスタと同一な半導体基板に形成され、当該電界効果トランジスタのピンチオフ電圧をモニタする測定用トランジスタであって、前記電界効果トランジスタのチャネルが形成される不純物領域と同じ深さを有し、半導体基板内の表面側に形成されているチャネル形成不純物領域と、チャネル長方向の断面が前記電界効果トランジスタと同じ構造を有するゲート電極と、前記チャネル形成不純物領域内の表面側に所定幅離れて形成されているソース不純物領域およびドレイン不純物領域とを備え、前記ソース不純物領域と前記ドレイン不純物領域の少なくとも一方の側に、ソース不純物領域またはドレイン不純物領域上に絶縁膜と導電層が積層されて、前記電界効果トランジスタ内のソースまたはドレインとゲートとの間の素子容量より十分に大きな容量が形成され、前記導電層と前記ゲート電極とを部分的に連結する電極間連結部によって、ソースまたはドレインとゲートとが前記容量を介して電気的に接続されている。
【００２４】
本発明に係る電界効果トランジスタのピンチオフ電圧の測定方法では、ピンチオフ電圧を求めたい電界効果トランジスタのソースおよびドレインの少なくとも一方に、前記電界効果トランジスタ内部のソースまたはドレインとゲートとの素子容量よりも十分に大きな容量を第１の電極側から接続させた状態で、当該容量の第２の電極および前記ゲートと、前記ソースおよびドレインの他方との間に電圧を印加し、当該電圧を漸次変化させながら電圧印加端子間のインピーダンスの変化を検出し、当該検出結果にもとづいて前記電界効果トランジスタのピンチオフ電圧を求める。
【００２５】
また、この測定方法では、ソースまたはドレインの一方とゲートとの間の短絡が内部で達成され、前記素子容量よりも十分に大きな容量が内蔵されている容量内蔵型の測定用トランジスタを用いてもよい。
【００２６】
本発明に係る電界効果トランジスタの製造方法では、上記容量内蔵型の測定用トランジスタを用いて電界効果トランジスタのピンチオフ電圧を測定し、その測定結果が所望のピンチオフ電圧を示さない場合に、前記ゲート不純物領域の不純物濃度および深さの調整と、前記ピンチオフ電圧の測定とを、所望のピンチオフ電圧が得られるまで繰り返す。
【００２７】
これらの本発明に係るピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法では、ピンチオフ電圧値を知りたい電界効果トランジスタ、または基板表面領域を含めたゲート部のチャネル長方向断面構造が同一な測定用トランジスタについて、その素子容量より十分に高い容量がゲートに短絡した状態で外部接続または内蔵されていることから、測定容量を高くしたままで、ソースおよびドレイン側の不純物領域（又はショットキー電極の空乏層）よりも先にゲート不純物領域でチャネルをピンチオフさせることができる。したがって、この結果得られるピンチオフ電圧は、ゲート不純物領域にかかる基板応力等をよく反映したものとなり、電界効果トランジスタのゲート閾値電圧との相関性が高いものとなる。
【００２８】
【発明の実施の形態】
本発明は、電界効果トランジスタ（ＦＥＴ）の構造的特徴を利用したものであるから、発明の効果はＦＥＴの種類に限定されない。たとえば、ＦＥＴの各部を構成する材料や不純物元素、ゲート構造（ＰＮ接合ゲート、ショットキー接合ゲート、絶縁ゲート等）、細部の寸法や形状等に制限はない。また、測定されるＦＥＴの態様（ウェーハ製造工程での仕掛かり品の状態か、完成品の状態か、また単体デバイスであるか、集積回路に組み込まれたものか等）も任意である。
【００２９】
第１実施形態
本実施形態は、本発明に係るＦＥＴピンチオフ電圧の測定用トランジスタおよび測定方法をＧａＡｓ基板に形成された接合ゲート型トランジスタ（ＪＦＥＴ）において例示するものであり、また本発明のＪＦＥＴの製造方法に関する。
図１（ａ）は、本発明の第１実施形態に係るＪＦＥＴの製造工程においてピンチオフ電圧測定を行うゲート拡散工程後のパターンを示す平面図である。また、図１（ｂ）〜（ｅ）は、このＪＦＥＴの各製造過程を示す断面図である。各図の右側はＴＥＧ内のピンチオフ電圧の測定用トランジスタ、左側はＪＦＥＴをそれぞれ示す。
【００３０】
図中、符号１は半絶縁性ＧａＡｓ基板であり、２と２ａは同時形成されるＪＦＥＴと測定トランジスタのｎ型のチャネル形成不純物領域である。
ＪＦＥＴのチャネル形成不純物領域２の幅中央付近には、平面図に示す如くゲート長Ｌg でゲート幅Ｗg を有するｐ型のゲート不純物領域３が形成されている。これに対し、測定トランジスタ側には、ゲートとドレイン短絡型の負極側不純物領域４と、ソース側に位置する正極側のソース測定不純物領域５とが形成されている。負極側不純物領域４は、そのチャネル形成不純物領域２ａの幅中央付近に位置するゲート不純物領域４ａ（本発明のゲート部に該当）と、その一方側に離間するドレイン測定不純物領域４ｂと、これらをゲート幅方向の中央付近で連結する連結不純物領域４ｃとから構成されている。
【００３１】
これら測定用トランジスタに設けられている負極側不純物領域４およびソース測定不純物領域５は、何れもｐ型の導電型を有し、ＪＦＥＴのゲート不純物領域３と同時形成される。したがって、これらｐ型不純物領域４または５とｎ型のチャネル形成不純物領域２ａとの間でＰＮ接合ダイオードが形成されている。
このうち、２つの測定不純物領域４ｂと５は、そのパターンの一辺が例えば１００〜１５０μｍと探針を接触でき、かつ十分大きな接合容量を得られるように定められている。
また、ゲート不純物領域４ａは、ＪＦＥＴ側のゲート不純物領域３と同じゲート長Ｌg を有する。この長細い形状は基板応力を受けやすく、このため２つのゲート不純物領域３，４ａは、通常、そのＰＮ接合が大きな面積の測定不純物領域４ｂ，５よりも深い位置に形成される。なお、連結不純物領域４ｃの幅については、ここでは例えば上記ゲート長Ｌg 程度としてある。
【００３２】
ＧａＡｓ基板１には、図１（ｄ）に示すように、窒化シリコン膜等からなり、上記したｐ型不純物領域３〜５上で開孔する拡散マスク６が形成されている。また、この拡散マスク６は、ＪＦＥＴのゲート不純物領域３に対しゲート長方向に離間する２つの開孔部を有し、それぞれにオーミック電極７（本発明のソース部およびドレイン部に該当）が埋め込まれている。これらのオーミック電極７は、ＡｕＧｅ／Ｎｉの積層金属をＧａＡｓ基板１と合金化することにより形成されている。オーミック電極７の間隔内で前記ゲート不純物領域３上の拡散マスク６の開孔部には、Ｔｉ／Ｐｔ／Ａｕの積層金属からなるゲート電極８が埋め込まれている。また、図１（ｅ）に示すように、オーミック電極７上に第１配線層９、層間絶縁層１０および第２配線層１１がこの順で積層されている。
【００３３】
このような構成の測定用トランジスタでは、ＪＦＥＴと比較すると、大きな面積の測定不純物領域４ｂまたは５を上部電極層としチャネル形成不純物領域２ａを下部電極層とする大きな容量が、ソースとドレインの各チャネル端に対しそれぞれ直列に接続されている。また、当該測定用トランジスタは、ゲートとドレインが基板内部で短絡され、このため容量性ダイオードとして機能する。
本実施形態に係る測定用トランジスタは、これらの大きな容量の形成と、ゲートとドレイン間の短絡が内部で実現されていることから、この２つの測定不純物領域４ｂと５それぞれにＣＶメータ等からの探針を接触するだけで、ピンチオフ電圧測定の準備が整い、この測定が容易となるといった利点を有する。
【００３４】
つぎに、このＪＦＥＴの製造方法について、図１（ｂ）〜（ｅ）に沿って説明する。
まず、図１（ｂ）において、半絶縁性ＧａＡｓ基板１内の表面側にｎ型のチャネル形成不純物領域２，２ａを形成する。このチャネル形成不純物領域２，２ａの形成は、例えばイオン注入法、エピタキシャル成長法、或いはこれらを組み合わせた方法を用いる。導入不純物は、例えばシリコン（Ｓｉ）などのｎ型不純物であるが、必要に応じて、チャネル形成不純物領域２，２ａ深部側の適当な領域にｐ型の埋込み領域を形成してもよい。イオン注入やエピタキシャル成長の条件は、目的とすべきＪＦＥＴの特性やプロセス上の余裕等の観点から、任意の条件が選択される。
【００３５】
図１（ｃ）では、ＪＦＥＴのゲート不純物領域３と、ピンチオフ電圧測定用トランジスタのソース測定不純物領域５および負極側不純物領域４とを同時形成する。
具体的には、まず、これら不純物領域形成時の拡散マスク６を形成する。この拡散マスク６の形成は、例えば窒化シリコン膜をＣＶＤ法により全面に堆積する。窒化シリコン膜の膜厚は、不純物領域２，４，５への導入不純物が、この膜を通り抜けて基板１に達しないように適当な厚さが選択される。この窒化シリコン膜について、不純物を導入するチャネル形成領域２または２ａ上に部分的に開孔する開孔部を形成する。これら開孔部の形成は、フォトリソグラフィ技術と、ＣＦ4 を含む反応ガスを用いた反応性イオンエッチング（ＲＩＥ）といったドライエッチング法、フッ酸系エッチング液を用いたウェットエッチング法或いはこれらの組み合わせとにより行う。このようにして形成された拡散マスク６上から、例えば亜鉛（Ｚｎ）等のｐ型不純物を基板に拡散してゲート不純物領域３と、負極側不純物領域４およびソース測定不純物領域５とを同時形成する。この拡散法としては、例えばＺｎ（Ｃ2 Ｈ5 ）2 を拡散源とした気相拡散法が用いられる。
【００３６】
この最初の拡散後、測定用トランジスタを用いて、ＪＦＥＴのゲート不純物領域３の深さと濃度とを、完成後のＪＦＥＴにおいて所望のゲート閾値電圧Ｖthが得られるように制御する。すなわち、後述する測定方法を用いて、測定用トランジスタの両測定不純物領域４ｂと５の間に探針を接触させてピンチオフ電圧Ｖｐo を測定し、これが所望のピンチオフ電圧Ｖｐに達しない場合は、所望のピンチオフ電圧Ｖｐが得られるまで、ゲート不純物領域３および測定不純物領域４，５への追加拡散とピンチオフ電圧Ｖｐo の測定とを繰り返す。
【００３７】
図１（ｄ）では、まず、ゲート不純物領域３上の窒化シリコン膜の開孔部内に埋め込むかたちで、例えばＴｉ／Ｐｔ／Ａｕの積層金属膜からなるゲート電極８を形成する。また、ゲート電極８に離間する拡散マスク６の箇所にオーミック電極のパターンを開孔し、この開孔部により表出する基板表面にＡｕＧｅ／Ｎｉの積層金属膜を形成し、これを加熱してＧａＡｓと合金化してオーミック電極７を形成した後、オーミック電極７上に低抵抗化等のための第１配線層９を形成することにより、ＪＦＥＴの基本構造が完成する。
【００３８】
このようにして形成されるＪＦＥＴを組み込んだＩＣを製造するといった場合、この後、図１（ｅ）に示すように、層間絶縁膜１０を介して第２配線層１１を積層することにより多層配線構造を形成する。この多層配線構造は、他の素子との接続を有効に行う目的以外に、インダクタやＭＩＭキャパシタ(Metal-Insulator-Metal Capcitor)などの受動素子の形成に用いられる。
【００３９】
本実施形態のＪＦＥＴの製造方法では、通常のＪＦＥＴの製造プロセスを流すだけで測定用トランジスタが同一基板上に形成され、通常のＪＦＥＴの製造プロセスに対し何ら付加的な工程およびフォトマスクを必要としないといった利点を有する。
【００４０】
つぎに、上述した測定用トランジスタを用いて行うピンチオフ電圧の測定方法について述べる。
図１のソース測定不純物領域５にＣＶメータの正極側探針を接触させ、ドレイン測定不純物領域４ｂに負極側探針を接触させて、ＣＶ測定を行ったときに得られるＣＶ曲線を図２に示す。なお、図２には、図１１の従来技術における測定パターン（図１の測定パターンからゲート不純物領域４ａと連結不純物領域４ｃを取り除いたもの）で測定されるＣＶ曲線を破線で示してある。
この図２におけるＣＶメータの検出容量Ｃの急峻な変化は、印加電圧の増大とともにゲート不純物領域４ａから空乏層が延びてチャネルがピンチオフすることによって発生するため、ここでは、いわゆるゲートのピンチオフ電圧Ｖｐの測定が可能である。
【００４１】
ゲート不純物領域４ａによるチャネルのピンチオフによって検出容量Ｃの急峻な変化が起こる理由を、図３の等価回路を用いて説明する。図３中、Ｃ1 とＲ1 は、ソース測定不純物領域５とチャネルのソース側端との間に直列に接続されるソース測定不純物領域５の接合容量と抵抗、Ｃ2 とＲ2 は、ドレイン測定不純物領域４ｂとチャネルのドレイン端との間に直列に接続されるドレイン測定不純物領域４ｂの接合容量と抵抗、Ｒchはチャネル抵抗である。また、Ｃgs, Ｃgd, Ｃdsは測定用トランジスタの素子容量であり、Ｃgsはソースとゲート間容量、Ｃgdはドレインとゲート間容量、Ｃdsはソースとドレイン間容量を表す。
【００４２】
ソース測定不純物領域５とドレイン測定不純物領域４ｂとの間に電圧を印加すると、そのほとんどの印加電圧Ｖはドレイン測定不純物領域４ｂにかかる。ゲート不純物領域４ａには、これが前記した連結不純物領域４ｃを介してドレイン測定不純物領域４ｂに接続されているため、ドレイン測定不純物領域４ｂと同じ電圧が印加される。
【００４３】
印加電圧Ｖがゲート不純物領域４ａのピンチオフ電圧Ｖｐに達していないときは、図３（ａ）に示すように、接合容量Ｃ1 とＣ2 がチャネル抵抗Ｒchでつながっているため、ほぼ接合容量Ｃ1 とＣ2 の直列容量に等しい値が観測される。測定時の検出容量Ｃは、次式で表される。
【数３】
【００４４】
さらに印加電圧Ｖを増加させると、拡散深さの深いゲート不純物領域４ａ直下でチャネルがドレイン測定不純物領域４ｂより先にピンチオフし、チャネル抵抗Ｒchが開放となる。すると、検出容量Ｃは、次式のように変化する。
【数４】
【００４５】
上記２つの近似式（３）および（４）を比較すれば明らかなように、ゲート不純物領域４ａによりチャネルがピンチオフする際、チャネルが抵抗性から接合容量Ｃ1 およびＣ2 に直列に接続される小さな容量性に変化し、これが接合容量Ｃ1 とＣ2 との直列容量の上限となることが、急峻な容量変化の観測される理由である。
【００４６】
この測定原理は、ゲート不純物領域４ａによるチャネルのピンチオフ電圧Ｖｐが、ドレイン測定不純物領域４ｂによる場合よりも正側の値をとることを前提としている。すなわち、ゲート不純物領域４ａは基板応力の影響を受けてより基板深くまで形成されているので、ドレイン測定不純物領域４ｂよりも先にチャネルをピンチオフさせることを利用している。本実施形態では、このような差異を積極的に生じさせることもでき、これに関し種々の変形が考えられる。
たとえば、ドレイン測定不純物領域４ｂ直下のチャネル濃度を、ゲート不純物領域４ａ直下のチャネル濃度より高くしておけば、両不純物領域４ａと４ｂの拡散深さが同じであっても、ゲート不純物領域４ａのピンチオフ電圧Ｖｐは、ドレイン測定不純物領域４ｂによる場合よりもより正の値をとるので、上記測定原理の適用を可能とする前述の効果（差異）が得られる。
【００４７】
また、連結不純物領域４ｃの連結位置についても種々の変形が可能である。たとえば、図４に示すように、連結不純物領域４ｃを半絶縁性ＧａＡｓ基板１上に延在させ、ゲート不純物領域４ａの一方端（または、両端でも可）に接続させることができる。このように連結不純物領域４ｃを接続すれば、測定用トランジスタのゲート不純物領域４ａをＪＦＥＴのゲート不純物領域３と等価にすることができ、より精度よいピンチオフ電圧Ｖｐの測定ができるといった利点がある。
【００４８】
この連結不純物領域４ｃは、省略することもできる。この場合、図５に示すように、ゲート不純物領域４ａの一端側の半絶縁性ＧａＡｓ基板１上にパッド領域４ｄを設け、このパッド領域４ｄに接触させた探針とドレイン側の探針とを外部で結線する必要がある。
【００４９】
そのほか、上記説明ではピンチオフ電圧Ｖｐの測定法はＣＶ測定としたが、これに限らず、例えばインピーダンスの電圧変化の測定を行い、チャネル抵抗Ｒchが開放となる際に生じる等価直列抵抗成分のピークを用いて、チャネルのピンチオフを検出することも可能である。
【００５０】
本実施形態によれば、図１０に示す従来のピンチオフ電圧測定法にくらべ、何ら工程数の増大を招くことなく、また検出容量Ｃの低下を招くことなくゲートのピンチオフ電圧Ｖｐを直接測定することができ、この結果、より高精度なゲート閾値電圧Ｖthの制御が可能となる。
なお、本実施形態では、ドレイン接合容量Ｃ2 等を測定不純物領域とチャネル形成不純物領域とのＰＮ接合により形成したが、ドレイン接合容量Ｃ2 等を、例えばｎ型の高濃度不純物領域上に下部電極、絶縁膜および上部電極を順に積層させてなるＭＩＭ(Metal-Insulator-Metal) 構造により実現することも可能である。
【００５１】
第２実施形態
本実施形態は、本発明をショットキーゲート型電界効果トランジスタ（ＭＥＳＦＥＴ，ＨＥＭＴ等）に適用したものである。
図６は、本実施形態に係るＭＥＳＦＥＴのＴＥＧ内に配置されたピンチオフ電圧の測定用トランジスタの概略構成を、ＣＶメータの接続関係とともに示す断面図である。
本実施形態は、本発明のピンチオフ電圧測定に関する基本的な構成としては、上述した第１実施形態におけるゲート電極構造とソース接合容量Ｃ1 およびドレイン接合容量Ｃ2 を実現する構成が異なり、ピンチオフ電圧Ｖｐの測定原理は第１実施形態と同様である。
【００５２】
この測定用トランジスタ２０は、半絶縁性ＧａＡｓ基板１上に、ｎ型のチャネル形成不純物領域２ａが形成されていることは、第１実施形態と同様である。ｎ型の導入不純物としてはＳｉ等が用いられる。
第１実施形態では、このチャネル形成不純物領域２ａ内にｐ型のゲート不純物領域４ａ、ソース測定不純物領域５およびドレイン測定不純物領域４ｂが同時形成されていたが、本実施形態では、これらがショットキー接合型電極で構成されている。すなわち、前記ゲート不純物領域４ａに代えて、ゲート電極２１がチャネル形成不純物領域２ａ上に形成されている。また、前記ソース測定不純物領域５とドレイン測定不純物領域４ｂに代えて、ソース電極２２とドレイン電極２３がゲート電極２１に対しチャネル長方向両側に離間するかたちで形成されている。これら、３つのショットキー接合型ゲート２１〜２３は、例えばＡｌ，Ｔｉ／Ｐｔ／Ａｕ，Ｗ等からなり、ゲート電極２１とドレイン電極２３間は、特に図示しない例えば同じ階層の金属層等からなる電極間連結部、或いは探針間の外部結線により短絡されている。
【００５３】
このような構成の測定用トランジスタ２０に対し、その短絡したゲートとドレイン側を負極としソース側を正極とした電圧を印加し、第１実施形態と同様な方法によってピンチオフ電圧Ｖｐを測定する。
この測定時にＭＥＳＦＥＴ側には、ゲート電極等は形成されず前記チャネル形成領域２を形成した後の状態で維持されているので、このピンチオフ電圧測定の結果をもとにチャネル形成不純物領域の不純物の追加導入またはエッチングによって濃度や深さ等の調整を行い、完成後のゲート閾値電圧Ｖthを制御する。
【００５４】
従来のゲート閾値電圧制御法は、ＴＥＧを用いずに水銀プローブによるＣＶ測定が一般に行われていたので、本発明ではＦＥＧ側のショットキー接合電極２１〜２３の形成工程が一工程増えるものの、ＭＥＳＦＥＴと同じ寸法のゲート電極２１を用いたゲートピンチオフ電圧の測定が可能となるため、より高精度なゲート閾値電圧制御が可能となる。
なお、ＣＶ測定に代えてインピーダンスの電圧変化の測定を行い得ることのほかに、ゲート電極２１によるチャネルのピンチオフがドレイン側より先になされる本発明の前提が得にくい場合等にあっては、ドレイン側のチャネル形成不純物領域２ａの濃度を高くするといった変形が可能なことは、第１実施形態の場合と同様である。
【００５５】
第３実施形態
本実施形態は、本発明を絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）に適用したものである。
図７は、本実施形態に係るＭＩＳＦＥＴのＴＥＧ内に配置されたピンチオフ電圧の測定用トランジスタの概略構成を、ＣＶメータの接続関係とともに示す断面図である。
本実施形態は、第２実施形態と同様に、第１実施形態におけるゲート電極構造とソース接合容量Ｃ1 およびドレイン接合容量Ｃ2 を実現する構成が異なり、ピンチオフ電圧Ｖｐの測定原理は第１実施形態と同様である。
【００５６】
この測定用トランジスタ３０におけるチャネル形成不純物領域は、ノンドープのシリコン基板上にｐ型の不純物拡散領域として形成してもよいが、図７に示すように、ｐ型のシリコン基板３１を用いると特にチャネル形成不純物領域を形成する必要はない。この場合のチャネル形成不純物領域は、ｐ型のシリコン基板３１内の表面領域を指称する。
本実施形態では、ｐ型のシリコン基板３１内の表面側にｎ型のソース不純物領域３２およびドレイン不純物領域３３が互いに離間して形成されている。これらは、第１実施形態の測定不純物領域４ｂおよび５と同様に大きな容量（第１実施形態では、接合容量Ｃ1 およびＣ2)の下部電極層を構成するものである。
ｐ型のシリコン基板３１上には、ソース不純物領域３２上で開孔する絶縁膜３４が形成されている。また、絶縁膜３４上には、ソース不純物領域３２とドレイン不純物領域３３の対向間隔（チャネル形成領域）に面する位置にゲート電極３５が形成され、またドレイン不純物領域３３上方にはゲート電極３５と分離したかたちでドレイン電極３６（上部電極層）が形成されている。このドレイン不純物領域３３，絶縁膜３４およびドレイン電極３６により、上記大きな容量が構成されている。また、ゲート電極３５とドレイン電極３６とは、不図示の電極間連結部または外部結線により短絡されている。
【００５７】
このような構成の測定用トランジスタ３０について、第１実施形態と同様な方法によってピンチオフ電圧Ｖｐを測定する。
ただし、本実施形態の場合、ＭＩＳＦＥＴのゲート電極と測定用トランジスタ３０の電極３５，３６は同時形成せずに、測定用トランジスタ３０側の電極形成を先に行う必要がある。ＭＩＳＦＥＴのゲート電極があると追加インプラによるチャネル濃度等の制御が困難だからである。
しかも、ピンチオフ電圧測定と追加インプラを複数回繰り返す場合にあっては、例えばポリシリコン等からなる電極３５，３６を形成するまえの状態で測定用トランジスタ３０を同一基板上に複数個、同時形成しておき、最初に電極を形成しピンチオフ電圧Ｖｐの測定をした後は、チャネル濃度の調整のたびに、別の測定用トランジスタ３０に電極を形成してピンチオフ電圧Ｖｐを測定する必要がある。そして、所望のピンチオフ電圧Ｖｐが得られれば、ＭＩＳＦＥＴのゲート電極を形成し、ゲート閾値電圧Ｖthの制御が終了する。
【００５８】
この場合も、第２実施形態と同様に、ＴＥＧ側のゲート電極３５等の形成工程が増えるものの、ＭＩＳＦＥＴと同じ寸法のゲート電極３５を用いたゲートピンチオフ電圧の測定が可能となるため、より高精度なゲート閾値電圧制御が可能となる。とくに、ＭＩＳＦＥＴのゲート長Ｌｇが極めて短い場合であっても、短チャネル効果のような２次元的な効果の影響を受けることなく、ゲート電極と基板との間の仕事関数差、ゲート絶縁膜の厚さ、界面固定電荷、界面準位およびチャネル形成不純物領域の不純物の深さ方向の濃度分布等によって決まるチャネルのピンチオフ電圧Ｖｐを直接測定することが可能である。
【００５９】
なお、本実施形態では、ＣＶ測定に代えてインピーダンスの電圧変化の測定を行い得ることのほかに、電極層をドレイン不純物領域３３と絶縁膜３４の間に介在させること等によって、大きな容量を有するＭＩＭ型とする変形も可能である。
【００６０】
第４実施形態
本実施形態は、ピンチオフ電圧の測定回路に関するものである。
図８（ａ）は、この測定回路を、Ｎチャネル型ＦＥＴおよびＣＶメータの接続関係とともに示す図であり、図８（ｂ）は、Ｎチャネル型ＦＥＴを接続したときの等価回路図である。
【００６１】
図８（ａ）に示すように、この測定回路４０は、ＣＶメータの正極が接続される第１の検出端子４１と、負極が接続される第２の検出端子４２と、ＦＥＴのソース（Ｐチャネル型の場合はドレイン）が接続される第１の素子接続端子４３、ドレイン（Ｐチャネル型の場合はソース）が接続される第２の素子接続端子４４と、ゲートが接続される第３の素子接続端子４５とを有する。このうち、第２の検出端子４２と第２の素子接続端子４４との間（Ｐチャネル型の場合、第１の検出端子４１と第１の素子接続端子４３との間）には、ＦＥＴにおけるソースとゲート間容量Ｃgsおよびドレインとゲート間容量gdよりも十分に大きな外部容量Ｃext1が接続されている。また、この外部容量Ｃext1が接続されている第２の検出端子４２と第３の素子接続端子４５との間が短絡されている。
【００６２】
この測定回路４０においては、外部容量Ｃext1と同様に大きな容量値を有する他の外部容量Ｃext2を、第１の検出端子４１と第１の素子接続端子４３との間に設けてもよい。
図９は、この場合の等価回路図である。この図９の等価回路図が、第１実施形態における等価回路図（図３（ａ））に対応する。すなわち、外部容量Ｃext1がドレイン接合容量Ｃ2 に、外部容量Ｃext2がソース接合容量Ｃ1 に対応する。なお、図９では、ソースとドレイン側の直列抵抗Ｒ1 とＲ2 は、省略してある。
【００６３】
この測定回路４０によるＦＥＴのピンチオフ電圧Ｖｐの測定原理は、第１実施形態と同様であり、これによりゲートのピンチオフ電圧Ｖｐを直接測定できるといった第１実施形態と同様な効果が得られる。
【００６４】
【発明の効果】
以上詳細に述べてきたように、本発明のピンチオフ電圧の測定回路、測定用トランジスタおよび測定方法によれば、ゲートのピンチオフ電圧を求めようとするＦＥＴそのものについて、或いはこのＦＥＴとほぼ同じゲート構造を有する測定用トランジスタについて、孤立した１つの微細ゲートにおけるピンチオフ電圧を、検出容量値を大きく保ったままＣＶ測定等で直接測定することが可能となる。
【００６５】
この結果、本発明をＦＥＴの製造工程途中に適用すれば、ゲート閾値電圧の制御性向上が達成される。この製造過程において、本発明の測定用トランジスタを用いれば、これが上記測定回路について製造途中の製品（ウェーハ）内での形成が容易なことから、これに測定手段（ＣＶメータ等）を接続するだけで、上記ゲートのピンチオフ電圧を容易に測定できる。とくに、絶縁ゲート型電界効果トランジスタ向けの測定用トランジスタでは、ショートチャネル効果などの２次元効果の影響を受けることなく、チャネル不純物濃度や仕事関数差などの深さ方向のパラメータ分布だけで決まるゲートのピンチオフ電圧を、これまで測定不能であった孤立した１つの微細ゲートに対しても測定することが可能となる。
【００６６】
本発明の接合電界効果トランジスタの製造工程によれば、濃度や深さ等を制御したいゲート不純物領域とほぼ同じ寸法のゲート不純物領域を測定用トランジスタに同時形成し、これによるチャネルのピンチオフ電圧を直接測定し、この測定値をモニタしながらゲート不純物の拡散量等を調整することが可能となる。これにより、ゲート寸法の相違に起因する変動要因（例えば、基板応力等）の影響を受けることなく、ゲート閾値電圧の制御を行うことが可能となり、その精度が向上する。本発明の製造工程では、測定用トランジスタについて何ら付加的な製造工程を必要とせず、また単に測定手段（ＣＶメータ等）を接続するだけピンチオフ電圧の測定が可能な状態が整えられることから、製造および測定が容易である。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の第１実施形態に係るＪＦＥＴの製造工程においてピンチオフ電圧測定を行うゲート拡散工程後のパターンを示す平面図である。図１（ｂ）〜（ｅ）は、このＪＦＥＴの各製造過程を示す断面図である。
【図２】図１のソース測定不純物領域にＣＶメータの正極側探針を接触させ、ドレイン測定不純物領域に負極側探針を接触させて、ＣＶ測定を行ったときに得られるＣＶ曲線を示す図である。
【図３】図３は、ＣＶ測定時の等価回路を測定用トランジスタの断面に重ねて示す図であり、図３（ａ）は図２のＡ点のとき、図３（ｂ）はＢ点のときを示すものである。
【図４】図４は、第１実施形態の変形例を示す測定用トランジスタの平面図である。
【図５】図５は、第１実施形態の他の変形例を示す測定の際の斜視図である。
【図６】図６は、本発明の第２実施形態に係るＭＥＳＦＥＴ向けの測定用トランジスタの概略構成を、ＣＶメータの接続関係とともに示す断面図である。
【図７】図７は、本発明の第３実施形態に係るＭＩＳＦＥＴ向けの測定用トランジスタの概略構成を、ＣＶメータの接続関係とともに示す断面図である。
【図８】図８（ａ）は、本発明の第４実施形態に係わるピンチオフ電圧の測定回路の構成を示す回路図である。図８（ｂ）は、この測定回路にＦＥＴを接続したときの等価回路図である。
【図９】図９は、第４実施形態の変形例を示す測定回路にＦＥＴを接続したときの等価回路図である。
【図１０】図１０（ａ）は、従来のピンチオフ電圧の測定パターンをＪＦＥＴと比較して示す平面図、図１０（ｂ）〜（ｅ）は測定パターンの各製造過程をＪＦＥＴと比較して示す断面図である。
【図１１】図１１は、図１０の測定パターンを用いたＣＶ測定により得られるＣＶ曲線である。
【図１２】図１２は、従来のＣＶ測定時の等価回路を測定用トランジスタの断面に重ねて示す図であり、図１２（ａ）は図２のＡ点のとき、図１２（ｂ）はＢ点のときを示すものである。
【符号の説明】
１…ＧａＡｓ基板（半導体基板）、２，２ａ…チャネル形成不純物領域、３…ゲート不純物領域、４…負極側不純物領域、４ａ…ゲート不純物領域（ゲート部）、４ｂ…ドレイン測定不純物領域、４ｃ…連結不純物領域、４ｄ…ゲートパッド、５…ソース測定不純物領域、６…拡散マスク、７…オーミック電極、８…ゲート電極、９…第１配線層、１０…層間絶縁層、１１…第２配線層、２０…測定用ＭＥＳＦＥＴ、２１，３５…ゲート電極（ゲート部）、２２…ソース電極、２３…ドレイン電極、３０…測定用ＭＩＳＦＥＴ、３１…シリコン基板、３２…ソース不純物領域（不純物領域）、３３…ドレイン不純物領域（不純物領域）、３６…上部電極層、４０…ピンチオフ電圧の測定回路、４１…第１の検出端子、４２…第２の検出端子、４３…第１の素子接続端子、４４…第２の素子接続端子、４５…第３の素子接続端子、Ｃ1,Ｃ2 …素子容量よりも十分に大きな容量、Ｃext1, Ｃext2…外部容量（素子容量よりも十分に大きな容量）。
Claims (9)
- 電界効果トランジスタと、当該電界効果トランジスタに電圧を印加し印加電圧に対するインピーダンスの変化を検出する測定手段との間に接続され、前記電界効果トランジスタのピンチオフ電圧を測定する測定回路であって、
前記測定手段が接続される第１の検出端子および第２の検出端子と、
前記電界効果トランジスタのソース又はドレインの一方が接続される第１の素子接続端子、他方が接続される第２の素子接続端子およびゲートが接続される第３の素子接続端子と、
前記第１の検出端子と前記第１の素子接続端子との間、前記第２の検出端子と前記第２の素子接続端子との間の少なくとも一方に接続され、前記電界効果トランジスタにおけるソース又はドレインとゲートとの間の素子容量よりも十分に大きな外部容量と、
を有し、
当該外部容量が接続されている一方の検出端子と前記第３の素子接続端子との間が短絡されている
ピンチオフ電圧の測定回路。 - 接合型の電界効果トランジスタと同一な半導体基板に形成され、当該電界効果トランジスタのピンチオフ電圧をモニタする測定用トランジスタであって、
前記電界効果トランジスタのチャネルが形成される不純物領域と同じ深さを有し、半導体基板内の表面側に形成されているチャネル形成不純物領域と、
チャネル長方向の断面が前記電界効果トランジスタと同じ構造を有し、前記チャネル形成不純物領域と逆導電型を有して前記チャネル形成不純物領域内の表面側に形成されているゲート不純物領域と、
前記ゲート不純物領域と同じ導電型を有し、前記チャネル形成不純物領域内の表面側に所定幅離れて形成されているソース測定不純物領域およびドレイン測定不純物領域と、
を備え、
前記ソース測定不純物領域と前記ドレイン測定不純物領域の少なくとも一方が、前記チャネル形成不純物領域との接合により、前記電界効果トランジスタ内のソースまたはドレインとゲートとの間の素子容量より十分に大きな容量を形成しており、
前記ソース測定不純物領域と前記ドレイン測定不純物領域の何れか一方と前記ゲート不純物領域とを部分的に連結する連結不純物領域によって、ソースまたはドレインとゲートとが電気的に接続されている
測定用トランジスタ。 - ショットーゲート型の電界効果トランジスタと同一な半導体基板に形成され、当該電界効果トランジスタのピンチオフ電圧をモニタする測定用トランジスタであって、
前記電界効果トランジスタのチャネルが形成される不純物領域と同じ深さを有し、半導体基板内の表面側に形成されているチャネル形成不純物領域と、
チャネル長方向の断面が前記電界効果トランジスタと同じ構造を有し、前記チャネル形成不純物領域の表面にショットキー接合されているゲート電極と、
前記チャネル形成不純物領域の表面の所定幅離れた位置にそれぞれショットキー接合されているソース電極およびドレイン電極と、
を備え、
前記ソース電極と前記ドレイン電極の少なくとも一方が、前記チャネル形成不純物領域とのショットキー接合により、前記電界効果トランジスタ内のソースまたはドレインとゲートとの間の素子容量より十分に大きな容量を形成しており、
前記ソース電極と前記ドレイン電極の何れか一方と前記ゲート電極とを部分的に連結する電極間連結部によって、ソースまたはドレインとゲートとが電気的に接続されている
測定用トランジスタ。 - 絶縁ゲート型の電界効果トランジスタと同一な半導体基板に形成され、当該電界効果トランジスタのピンチオフ電圧をモニタする測定用トランジスタであって、
前記電界効果トランジスタのチャネルが形成される不純物領域と同じ深さを有し、半導体基板内の表面側に形成されているチャネル形成不純物領域と、
チャネル長方向の断面が前記電界効果トランジスタと同じ構造を有するゲート電極と、
前記チャネル形成不純物領域内の表面側に所定幅離れて形成されているソース不純物領域およびドレイン不純物領域と、
を備え、
前記ソース不純物領域と前記ドレイン不純物領域の少なくとも一方の側に、ソース不純物領域またはドレイン不純物領域上に絶縁膜と導電層が積層されて、前記電界効果トランジスタ内のソースまたはドレインとゲートとの間の素子容量より十分に大きな容量が形成され、
前記導電層と前記ゲート電極とを部分的に連結する電極間連結部によって、ソースまたはドレインとゲートとが前記容量を介して電気的に接続されている
測定用トランジスタ。 - ピンチオフ電圧を求めたい電界効果トランジスタのソースおよびドレインの少なくとも一方に、前記電界効果トランジスタ内部のソースまたはドレインとゲートとの素子容量よりも十分に大きな容量を第１の電極側から接続させた状態で、当該容量の第２の電極および前記ゲートと、前記ソースおよびドレインの他方との間に電圧を印加し、当該電圧を漸次変化させながら電圧印加端子間のインピーダンスの変化を検出し、
当該検出結果にもとづいて前記電界効果トランジスタのピンチオフ電圧を求める
ピンチオフ電圧の測定方法。 - ピンチオフ電圧を求めようとする電界効果トランジスタのチャネルが形成される不純物領域と同じ深さを有し、前記電界効果トランジスタと同一な半導体基板内の表面側に形成されているチャネル形成不純物領域と、所定離間幅で前記チャネル形成不純物領域の表面に形成されているソース部およびドレイン部と、チャネル長方向の断面が前記電界効果トランジスタと同じ構造を有し、前記ソース部およびドレイン部の離間間隔内で前記チャネル形成不純物領域に接するゲート部とを有し、前記ソース部およびドレイン部の少なくとも一方側に前記容量が形成され、当該一方側の前記容量の上部電極層が前記ゲート部と導電層を介して接続されている測定用トランジスタに対し、前記一方側の前記容量の上部電極層と、前記ソース部およびドレイン部の他方との間に前記電圧を印加する
請求項５に記載のピンチオフ電圧の測定方法。 - 前記測定手段は、容量変化を検出する
請求項５に記載のピンチオフ電圧の測定方法。 - 半導体基板内の表面側に、チャネルが形成される第１導電型のチャネル形成不純物領域を形成した後、当該チャネル形成不純物領域のゲート電極が形成される部分に第２導電型のゲート不純物領域を形成する接合電界効果トランジスタの製造方法であって、
前記チャネル形成不純物領域の形成と同時に、半導体基板の測定用パターン形成領域に第１導電型のチャネル形成不純物領域を形成し、
前記ゲート不純物領域の形成の際、前記測定用パターン形成領域内の前記チャネル形成不純物領域内に、前記ゲート不純物領域とほぼ同じチャネル長方向の幅を有するゲート不純物領域と、前記接合電界効果トランジスタ内のソースまたはドレインとゲートとの間の素子容量より十分に大きな容量が形成される程度の面積を有し、前記ゲート不純物領域のチャネル長方向両側に所定距離をおいて離間する第２導電型のソース測定不純物領域およびドレイン測定不純物領域と、当該２つの測定不純物領域の何れか一方と前記ゲート不純物領域との間を短絡する第２導電型の連結不純物領域とを同時形成し、
前記２つの測定不純物領域間に電圧を印加し、当該電圧を漸次変化させながら測定不純物領域間のインピーダンスの変化を検出し、当該検出結果にもとづいて前記接合電界効果トランジスタのピンチオフ電圧を求め、
求めた結果が所望のピンチオフ電圧を示さない場合に、前記ゲート不純物領域の不純物濃度と深さの調整と、前記ピンチオフ電圧の測定とを、所望のピンチオフ電圧が得られるまで繰り返す
接合電界効果トランジスタの製造方法。 - 前記半導体基板がIII−Ｖ族化合物半導体材料から構成され、
前記ゲート不純物領域への導入不純物が亜鉛である
請求項８に記載の接合電界効果トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09076897A JP3858332B2 (ja) | 1997-04-09 | 1997-04-09 | 電界効果トランジスタのピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法 |
| US09/055,742 US6111423A (en) | 1997-04-09 | 1998-04-07 | Method and apparatus for measuring pinch-off voltage of a field effect transistor |
| KR1019980012355A KR19980081176A (ko) | 1997-04-09 | 1998-04-08 | 전계 효과 트랜지스터의 핀치-오프 전압의 측정 회로, 측정트랜지스터, 측정 방법 및 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09076897A JP3858332B2 (ja) | 1997-04-09 | 1997-04-09 | 電界効果トランジスタのピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284562A JPH10284562A (ja) | 1998-10-23 |
| JP3858332B2 true JP3858332B2 (ja) | 2006-12-13 |
Family
ID=14007795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09076897A Expired - Fee Related JP3858332B2 (ja) | 1997-04-09 | 1997-04-09 | 電界効果トランジスタのピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6111423A (ja) |
| JP (1) | JP3858332B2 (ja) |
| KR (1) | KR19980081176A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420880B1 (en) * | 1999-09-23 | 2002-07-16 | Koninklijke Philips Electronics N.V. | Method and arrangement for dielectric integrity testing using PLL loop capacitor |
| JP4608717B2 (ja) * | 1999-12-28 | 2011-01-12 | ソニー株式会社 | トランジスタ用ピンチオフ電圧測定回路およびその製造方法と、電界効果トランジスタの製造方法 |
| US6465830B2 (en) * | 2000-06-13 | 2002-10-15 | Texas Instruments Incorporated | RF voltage controlled capacitor on thick-film SOI |
| CN1311536C (zh) * | 2002-08-15 | 2007-04-18 | 联华电子股份有限公司 | 测量金属氧化半导体场效晶体管有效电流通道长度的方法 |
| US6750673B1 (en) * | 2003-04-10 | 2004-06-15 | United Microelectronics Corp. | Method for measuring an effective channel length of a MOSFET |
| CN100403038C (zh) * | 2003-12-30 | 2008-07-16 | 上海贝岭股份有限公司 | 双卢瑟福横向双扩散场效应晶体管导通电阻的测试电路 |
| US7417270B2 (en) * | 2004-06-23 | 2008-08-26 | Texas Instruments Incorporated | Distributed high voltage JFET |
| JP2007115861A (ja) * | 2005-10-20 | 2007-05-10 | Toyota Motor Corp | へテロ接合トランジスタ |
| JP5264597B2 (ja) * | 2008-04-03 | 2013-08-14 | 三菱電機株式会社 | 赤外線検出素子及び赤外線固体撮像装置 |
| JP2015109422A (ja) * | 2013-10-22 | 2015-06-11 | 株式会社半導体エネルギー研究所 | 半導体装置の評価方法 |
| CN115656765B (zh) * | 2022-12-29 | 2023-04-07 | 佛山市联动科技股份有限公司 | 一种场效应管晶圆的阻抗测试电路 |
| CN116298766B (zh) * | 2023-05-16 | 2023-08-01 | 成都思科瑞微电子股份有限公司 | 一种绝缘栅型场效应管的测试方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648170A (en) * | 1969-08-08 | 1972-03-07 | Bell Telephone Labor Inc | Measurement of field effect transistor pinch-off voltage |
| US4638341A (en) * | 1984-09-06 | 1987-01-20 | Honeywell Inc. | Gated transmission line model structure for characterization of field-effect transistors |
| US4962411A (en) * | 1986-03-21 | 1990-10-09 | Nippondenso Co., Ltd. | Semiconductor device with current detecting function |
| JPH0777262B2 (ja) * | 1988-04-19 | 1995-08-16 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| JPH03138576A (ja) * | 1989-10-25 | 1991-06-12 | Nippon Mining Co Ltd | 電界効果トランジスタの評価方法 |
| TW287307B (ja) * | 1992-04-14 | 1996-10-01 | Philips Electronics Nv | |
| DE4237122C2 (de) * | 1992-11-03 | 1996-12-12 | Texas Instruments Deutschland | Schaltungsanordnung zur Überwachung des Drainstromes eines Metall-Oxid-Halbleiter-Feldeffekttransistors |
-
1997
- 1997-04-09 JP JP09076897A patent/JP3858332B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-07 US US09/055,742 patent/US6111423A/en not_active Expired - Fee Related
- 1998-04-08 KR KR1019980012355A patent/KR19980081176A/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980081176A (ko) | 1998-11-25 |
| JPH10284562A (ja) | 1998-10-23 |
| US6111423A (en) | 2000-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3858332B2 (ja) | 電界効果トランジスタのピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法 | |
| US5963791A (en) | Silicon carbide MOSFET having self-aligned gate structure and method of fabrication | |
| US6690042B2 (en) | Metal oxide semiconductor heterostructure field effect transistor | |
| US8193591B2 (en) | Transistor and method with dual layer passivation | |
| US6372557B1 (en) | Method of manufacturing a lateral fet having source contact to substrate with low resistance | |
| JPH0658930B2 (ja) | 半導体集積回路ウェーハ | |
| JPS6046074A (ja) | 電界効果トランジスタの製造方法 | |
| TWI298199B (en) | Cascode circuit | |
| JPH06334189A (ja) | 電力ｍｏｓ装置用集積構造電流感知抵抗 | |
| US4884116A (en) | Double diffused mosfet with potential biases | |
| TW201803118A (zh) | 半導體裝置及其製造方法 | |
| EP3633734A1 (en) | Method for manufacturing a pressure sensitive transistor and pressure sensitive field effect transistor | |
| JPH03133170A (ja) | 半導体装置 | |
| US5059547A (en) | Method of manufacturing double diffused mosfet with potential biases | |
| CN110473871B (zh) | 一种恒流器件及其制造方法 | |
| KR101053639B1 (ko) | 접합형 전계 효과 트랜지스터 소자 및 그 제조 방법 | |
| US20240159701A1 (en) | Ion-sensitive field-effect transistors with local-field bias | |
| US10890554B1 (en) | Sensors with a non-planar sensing structure | |
| US11175321B1 (en) | Semiconductor device | |
| JPH06333954A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2919375B2 (ja) | 半導体装置及びその製造方法 | |
| KR0167669B1 (ko) | 반도체장치의 제조방법 | |
| CN117476768A (zh) | 用于电流采样的半导体器件、电流采样电路及制作方法 | |
| CN114544022A (zh) | 一种基于氮化物半导体异质结的载片低功耗温度传感器 | |
| TWM650549U (zh) | 半導體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040129 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041008 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060829 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060911 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090929 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130929 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |